AD9802
这个循环的实际执行是稍微更并发症
cated为如图19所示。因为有两个独立的
CDS块，两个黑电平反馈回路是必需的，
两个偏置电压的开发。图19还示出了一个额外
tional PGA块标有反馈回路的“ RPGA 。 ”
RPGA使用相同的控制输入与PGA ，但有
反向增益。该RPGA功能由同一衰减
系数为PGA放大，保持的增益和带宽
回路常数。
存在的不可避免的不匹配，在两个偏置电压
用于校正两个CDS块。这种不匹配会导致轻微的
在奇数和偶数的像素的偏移电平的差异，称为
“像素到像素的偏移量”（见规格） 。像素到像素的
偏移量是一个称为输出规范，由于黑电平
校正是使用PGA的输出。
CDS1
IN
CDS2
CLPOB
RPGA2
RPGA1
INT2
INT1
PGA
ADC
以避免与处理这些瞬态相关联的问题，
的AD9802包括输入消隐功能。当活跃
（ PBLK = LOW）以上时，停止了CDS的操作和
允许用户从CCD断开的CDS输入
缓冲区。
如果输入电压超过电源轨超过0.3伏，
然后保护二极管就会导通，增加的电流流
进入AD9802 （见等效输入电路） 。这种电压
各级应在外部钳位，以防止设备损坏或
可靠性降低。
10位模拟数字转换器（ ADC ）
该ADC采用多位流水线架构，
非常适用于高通量率，同时既是区域和
电源的效率。多级管道呈现出低投入
电容从而降低芯片上驱动器的要求。一
全差分实现用于克服流浆
房间限制单+3 V电源。
直接输入ADC
NEG REF
控制
上述模拟处理电路可以在被旁路
AD9802 。当ADCMODE （引脚41）为高电平时，
ADCIN引脚提供了一个直接输入到SHA 。此功能
允许的信号不需要的CDS数字化和
增益调整。 PGA的输出从断开
SHA当ADCMODE被拉高。
差分基准
图19 。
输入偏置电平钳位
缓冲的CCD的输出通过连接到AD9802
一个外部耦合电容。的直流偏置点为这cou-
耦电容钳位期间建立（ CLPDM =
低）使用“虚拟钳”循环周期示于图
20.当周围的CDS关闭，这个循环的建立
在耦合电容器所需的直流偏置点。
CLPDM
该AD9802包含一个0.5 V基准电压源的基础上差，
连续时间带隙电池。使用一个外部旁路电容的
器减少基准驱动器的要求，因此降低了
功耗。的差分结构被选择为
它能够拒绝供应和衬底噪声。推荐
去耦，如图21所示。
0.1 F
1 F
0.1 F
VRT
REF
VRB
输入
钳
CCD
CDS
PGA
到了ADC
图21 。
黑
LEVEL电
内部时序
图20 。
输入消隐
在一些应用中， AD9802的输入可以被暴露到
来自CCD的大信号。这些信号可以是非常大的，
相对于AD9802的输入范围，并且因此可能饱和
芯片上的电路块。从这样的饱和恢复时间
条件可能是巨大的。
在AD9802的片内时序电路产生所有的时钟
必要的CDS和ADC模块的操作。用户
只需要同步的SHP和SHD时钟与
CCD波形，其他所有时间是内部处理。该
ADCCLK信号用来选通输出数据，并且可以是
调整，以适应所需的定时。
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