位置：首页 > IC型号导航 > 首字符M型号页 > 首字符M的型号第636页 > MPC755BPX300LE > MPC755BPX300LE PDF资料 > MPC755BPX300LE PDF资料1第38页
系统设计信息
在MPC755通过将内核时钟频率产生时钟为外部L2同步数据的SRAM
的MPC755 。所述分压后的时钟，然后相位调整由一个片上延迟锁定环（DLL ）电路及
应该从MPC755到外部RAM中进行路由。一个独立的时钟输出， L2SYNC_OUT是成功的一半送出
给SRAM ，然后将返回的距离作为输入到该DLL上销L2SYNC_IN使得上升沿
作为在外部RAM中看到的时钟可以被对准以在L2总线接口内部的锁存器的时钟。
核心到L2频率除数为L2 PLL通过L2CR寄存器的L2CLK位选择。一般情况下，
除数必须根据由外部RAM中所支持的频率，该频率选择
MPC755核心，而在L2的DLL支持的相位调整范围。
表17
显示各种示例L2时钟
可以为一组给定的核心频率得到的频率。最低L2频率的目标是80兆赫。
表17.样品核心到L2频率
核心频率（MHz ）
250
266
275
300
325
333
350
366
375
400
÷1
250
266
275
300
325
333
350
366
375
400
÷1.5
166
177
183
200
217
222
233
244
250
266
÷2
125
133
138
150
163
167
175
183
188
200
÷2.5
100
106
110
120
130
133
140
146
150
160
÷3
83
89
92
100
108
111
117
122
125
133
注意：
核心和L2频率仅供参考。一些实施例可以表示芯或L2
频率上是没有用的，不支持，或者不被MPC755测试;看
第4.2.3节， “ L2
时钟的交流规范， “
为有效L2CLK频率。该L2CR [ L2SL ]位应为L2CLK设置
频率低于110 MHz的。
8.2
PLL电源滤波
该AV
DD
和L2AV
DD
设置在MPC755功率信号，以提供电源给时钟发生PLL
和L2高速缓存的DLL ，分别。为了确保内部时钟的稳定性，电源提供给AV
DD
输入
信号需要被过滤，在PLL的500千赫至10兆赫的共振频率范围内的任何噪声。电路
类似于在所示的
图21
采用表面安装用最小有效串联电感电容
（ ESL ）的建议。符合霍华德·约翰逊博士的建议
高速数字
设计：黑魔法的手册
（ Prentice Hall出版社， 1993） ，同等价值的多个小电容
建议在一个单一的大容量电容。
该电路应放在尽可能接近到AV
DD
引脚以减少噪声耦合附近的电路。
相同的，但不同的电路应放在尽可能接近的L2AV
DD
引脚。它经常是可能的路线
直接从电容器到AV
DD
销，这是在360 BGA印迹的周围，而不
电感过孔。该L2AV
DD
销可能会更困难的路线，但也成比例较不关键。
MPC755 RISC微处理器硬件规格，版本6.1
38
飞思卡尔半导体公司
