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TS68332
7.内存模块不会，只要切换到待机模式为V
SB
不超过V
DD
超过0.5伏。
RAM阵列不能被访问，而模块处于待机模式。
8.当V
DD
在上电或断电顺序，V是过渡
SB
被施加，电流流过在V之间
STBY
和V
DD
销，从而导致待机电流增加朝向最大瞬时条件特性。系统噪声
在V
DD
和V
STBY
销可以向这个条件。
测量指定的系统时钟频率9.功耗，所有模块活跃。功耗可以计算
使用表达式：
P
D
=最大V
DD
(I
DD
+ I
DDSYN
+ I
SB
)
I
DD
包括电源电流为搭载V的所有器件模块
DDE
和V
DDI
销。
10.此参数是周期性采样，而不是100 ％测试。
动态（开关）
特征
区间数指的时序图。
Sp
表5 。
时钟控制时序。 V
DD
和V
DDSYN
= 5.0 V
DC
± 10％， 16.78 MHz和5.0 V
DC
±5％为20.97兆赫;
V
SS
= 0 V
DC
; T
C
= -55 ° C至+ 125°C和-40 ° C至+ 85°C
16.78
数
1
2
符号
f
REF
f
SYS
参数
PLL的参考频率范围
系统频率
(1)
片上PLL系统频率
外部时钟工作
PLL锁定时间
(2)(3)(4)(5)
VCO频率
(6)
跛行模式时钟频率
SYNCR X位= 0
SYNCR X位= 1
民
25
dc
0.131
dc
-
-
-
-
最大
50
16.78
16.78
16.78
20
2 (f
SYS
MAX ）
f
SYS
max/2
f
SYS
最大
民
25
dc
0.131
dc
-
-
-
-
20.97
最大
50
20.97
20.97
20.97
20
2 (f
SYS
MAX ）
f
SYS
max/2
f
SYS
最大
单位
千赫
兆赫
兆赫
兆赫
ms
兆赫
兆赫
兆赫
3
4
5
f
LPLL
f
VCO
f
LIMP
6
注意事项：
1.
2.
3.
4.
5.
6.
7.
CLKOUT稳定
(2)(3)(4)(7)
短期（ 5微秒的间隔）
-05
05
-05
05
%
长期（ 500微秒间隔）
-0.05
0.05
-0.05
0.05
%
所有内部寄存器数据保留在0Hz 。
此参数是周期性采样，而不是100 ％测试。
假定低泄漏外部滤波器网络被用于调节时钟合成器的输入电压。总的外部电阻
tance从XFC针由于外部泄漏必须大于15兆欧，以保证本说明书中。网络过滤器
几何形状可根据操作环境而变化。
适当的布局过程必须遵循以达到规范。
假定稳定的V
DDSYN
被施加，并且该晶体振荡器是稳定的。锁定时间是从时间V测量
DD
和
V
DDSYN
有效期至RESET被释放。本规范也适用于需要PLL锁定期后的变化
在合成器控制寄存器（ SYNCR ），而在PLL正在运行，并以周期的W和Y频率控制位
所需的时钟LPSTOP后锁定。
内部VCO频率（f
VCO
）由SYNCR W和Y的位值来确定。该SYNCR X位控制除以二税务局局长
扣器，是不是在合成器的反馈环路。当X = 0时，分频器被使能，并且f
SYS
= f
VCO
： 4，当x = 1时，
分频器被禁用，且f
SYS
= f
VCO
： 2 X时，必须在规定的最大f运行等于一
SYS
.
稳定性是从编程的频率测量是在最大f显示指定的时间间隔平均偏差
SYS
.
测量是与设备搭载网络过滤的供应和稳定的外部时钟信号作为时钟源。噪音
注入通过V的PLL电路
DDSYN
和V
SS
和变化的晶体振荡器的频率增加Cstab百分比
对于一个给定的时间间隔。当时钟的稳定性是控制系统操作的关键制约因素，这个参数应该是测
在最后的系统的功能性测试sured 。
C
刺
13
2118A–HIREL–03/02
