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表6 。
AC时序。 V
DD
和V
DDSYN
= 5.0 V
DC
± 10％， 16.78 MHz和5.0 V
DC
±5％为20.97兆赫; V
SS
= 0 V
DC
;
T
C
= -55 ° C至+ 125°C和-40 ° C至+ 85°C （续）
(1)
16.78 MHz的
数
76
77
符号
t
MSH
t
RSTA
参数
模式选择保持时间
复位有效时间
(12)
民
0
4
最大
-
-
20.97 MHz的
民
0
4
最大
-
-
单位
ns
t
CYC
78
t
RSTR
复位上升时间
(13)(14)
-
10
-
10
t
CYC
注：1.所有AC定时被示为具有相对于20 ％的V
DD
和70 ％的V
DD
层次除非另有说明。
2.最小系统时钟频率是四倍于晶体频率，但也有某些限制。
3.当使用外部时钟时，最小的高低电平时间是基于50 ％的占空比。允许的最小吨
XCYC
当外部时钟信号的占空比随时间减小。外部时钟输入占空比之间的关系
周期和最低吨
XCYC
是表示：
最低牛逼
XCYC
周期=最小值吨
XCHL
/ （ 50 ％ - 外部输入占空比公差）
4.参数的应用，同时内部PLL与外部时钟信号被禁用（复位期间MODCLK引脚保持为低电平） 。是否
没有涉及到，而PLL使能（复位期间举行的高MODCLK引脚）施加一个外部VCO参考。当
PLL被使能时，时钟合成器检测到的参考信号的连续过渡。如果内发生转变
正确的时钟周期，上升/下降时间和占空比是在关键的。
5.规格9A是AS和DS或CS之间的最坏情况歪斜。偏斜量取决于相对负载
这些信号。当负载保持在规定范围内，歪斜不会造成AS和DS下跌所示的限制之外
规范9 。
6.如果有多个芯片选择时， CS宽度否定（规格15 ）适用于时间从一个严重的否定
装片选到轻载片选的断言。在CS宽度否定多个芯片之间规范
选择并不适用于片选被用于同步ECLK周期。
7.保持时间指定相对于DS或CS异步读取和相对于CLKOUT的快速循环读取。
用户随意使用保持时间。
8.最大的值等于（叔
CYC
/ 2） + 25纳秒。
9.如果异步设置时间（规范47A ）的要求得到满足， DSACK [1：0 ]从低到数据建立时间（光谱
ification 31）和DSACK [1：0 ]从低到BERR低设定时间（规格48）可以被忽略。这些数据只能满足
数据在时钟低建立时间（规格27 ）以下的时钟周期。 BERR必须满足只有BERR末低
时钟低电平建立时间（规格27A ）以下的时钟周期。
10.为了确保每个操作数传输过程中的一致性， BG将不会被认定为响应BR直到所有周期后，
当前的操作数传输的完整性和RMC是否定的。
11.在没有DSACK [1 ：0] ， BERR是使用异步设置时间（规范47A ）的异步输入端。
12.检测外部复位否定后，一个短暂的过渡时期（约2吨
CYC
）后，然后将SIM驱动器
RESET为低512吨
CYC 。
RESET输入13.外部断言可以重叠内部产生复位。为了保证外部复位recog-
的发布在所有情况下， RESET必须置为至少590 CLKOUT周期。
14.外部逻辑必须拉在此期间，以正常的MCU操作开始RESET高。
15.地址访问时间= （ 2.5 + WS ）T
CYC
- t
chav的
- t
DICL 。
片选存取时间= （ 2 + WS ）T
CYC
- t
里昂证券
- t
DICL
.
式中：等待状态WS =数量。当快结束时（ 2时钟总线） WS = - 1 。
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TS68332
2118A–HIREL–03/02
