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ADS1625
ADS1626
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SBAS280C - 2003年6月 - 修订2004年6月
128/f
CLK
DRDY
512/f
CLK
RD
跳读回图24.例如，当FIFO级= 4
128/f
CLK
DRDY
256/f
CLK
RD
FIFO_LEV [2 ：0]的
010 （等级= 4 ）
改变FIFO_LEV [2：0 ]在这里
100 （等级= 8 ）
FIFO电平的同步变化为4至8的图25实施例
模拟功率耗散
连接在RBIAS引脚上的外部电阻器
和模拟地设定模拟电流电平，如
在图26中所示的电流成反比
到电阻值。表6示出了所建议的
的R值
BIAS
针对不同的CLK频率。请注意，
模拟电流可以当使用较慢的减小
频率CLK输入，因为调制器具有更
时间来解决。避免添加任何电容并联
R
BIAS
的，因为这将与内部电路干扰
用于设定偏压。
表6.推荐
BIAS
电阻值
不同的CLK频率
数据
率
312.5kHz
625kHz
937.5kHz
1.25MHz
典型电源
耗散与REFEN
高
150mW
305mW
390mW
515mW
FCLK
10MHz
20MHz
30MHz
40MHz
RBIAS
65k
60k
50k
37k
掉电（ PD ）
ADS1625
ADS1626
RBIAS
R
BIAS
AGND
图26.外部电阻用于设置模拟
功耗
在不使用时，所述ADS1625 / 6可以通过断电
服用PD引脚为低电平。所有的电路将被关闭，其中包括
参考电压。为了尽量减少在数字电流
功率下降，停止供给到CLK输入的时钟信号。
有170kΩ对PD引脚的内部上拉电阻，
但建议将此引脚连接到IOVDD
如果不使用。如果使用ADS1626与FIFO启用
退出掉电模式后发出复位。确保
留出时间供参考退出后启动
掉电模式。内部基准电压，通常需要
15毫秒。之后，参考已经稳定，允许至少100
DRDY周期调制器和数字滤波器来解决
之前检索数据。
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