ADS1625
ADS1626
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SBAS280C - 2003年6月 - 修订2004年6月
重新设定ADS1625
禁用ADS1625和ADS1626与FIFO的
当RESET引脚为低电平异步复位。
在复位过程中，所有的数字电路被清除，
DOUT [ 17 ： 0 ]被迫低， DRDY被迫高。这是
建议RESET引脚被释放的
CLK下降沿。之后， DRDY变为低电平的
第二个上升CLK的边缘。让46 DRDY周期的
数字滤波器来检索数据前结清。参见图3
时序规范要求。
复位可用于同步多个ADS1625s 。所有
设备进行同步，必须使用一个共同的CLK
输入。与CLK输入端运行，在脉冲复位
CLK下降沿，作为如图15所示。然后，将
转换器将同步与可转换
DRDY
输出
更新
同时。
后
同步，让46 DRDY周期（T
12
）输出
数据完全解决。
重新设定ADS1626
与FIFO使ADS1626需要不同的
复位序列比ADS1625 ，如示于图16中。
忽略当RESET为低时出现的任何DRDY切换。
在CLK的上升沿释放复位，然后
事后切换RD完成复位序列。
CLK
RESET
忽略
t
26
DRDY
RD
切换RD完成复位序列
ADS1625
1
RESET
时钟
RESET
CLK
DRDY
DOUT [17 ：0]
DRDY
1
DOUT [17 ：0]
1
图16.复位ADS1626与FIFO
启用
复位后，稳定时间为ADS1626是46 CLK
周期，而不管FIFO电平的。因此，对于较高
FIFO的水平，它需要较少的DRDY周期来解决，因为
在DRDY周期较长。表4示出的数
需要DRDY周期来解决每个FIFO水平。
ADS1625
2
RESET
CLK
DRDY
DOUT [17 ：0]
DRDY
2
DOUT [17 ：0]
2
表4. ADS1626复位沉降
FIFO级别
2
4
滤波器稳定时间复位后
（ T26在DRDY周期为单位）
23
12
8
6
5
4
4
CLK
RESET
t
12
6
8
DRDY
1
10
12
安定
数据
DOUT [17 ：0]
1
14
DRDY
2
DOUT [17 ：0]
2
同步
安定
数据
图15.同步多个转换器
21
