AD7715
引脚功能说明
PIN号
1
助记符
SCLK
功能
串行时钟。逻辑输入。外部串行时钟被施加到该输入来访问从串行数据
在AD7715 。此串行时钟可以是与在连续发送的全部数据的连续时钟
火车脉冲。或者，它可以与所述信息和Transmit非连续时钟
泰德对AD7715数据的小批量。
主时钟信号的设备。这可以在晶振/谐振器或克斯特的形式提供
内部时钟。晶振/谐振器可以在整个MCLK IN和MCLK OUT引脚连接。 Alterna-
疑心，在MCLK IN引脚可以驱动与CMOS兼容的时钟和MCLK OUT离开
悬空。的部分被指定了两个1 MHz和2.4576兆赫的时钟输入频率。
当主时钟器件晶振/谐振器，晶体/谐振器连接BE-
吐温MCLK IN和MCLK OUT 。如果使用外部时钟应用到MCLK IN， OUT MCLK
提供了一个反相的时钟信号。该时钟可被用来提供一个时钟源为外部
电路。
片选。低电平有效逻辑输入用来选择AD7715 。与该输入的硬连线低，则
AD7715可与SCLK ， DIN三线接口模式操作， DOUT用于跨
面临到设备。
CS
可用于选择的装置在系统上的一个以上的设备
串行总线或作为与AD7715的通信的帧同步信号。
逻辑输入。低电平有效输入，复位控制逻辑，接口逻辑，校准系数，
数字滤波器以及部分上电状态的模拟调制器。
模拟正电源电压， + 3.3V标称值（ AD7715-3 ）或+ 5V标称（ AD7715-5 ） 。
模拟输入。可编程增益差分模拟输入到AD7715的正输入端。
模拟输入。可编程增益差分模拟输入到AD7715的负输入端。
参考输入。差分参考输入到AD7715的正输入端。参考
输入是差分与REF IN （ + ）必须大于REF IN的规定（ - ） 。
REF IN （ + ）可位于AV间
DD
和AGND 。
参考输入。差分参考输入到AD7715的负输入端。在REF IN （ - ）
可位于AV间
DD
和AGND提供REF IN （ + ）大于REF IN （ - ） 。
接地参考点的模拟电路。对于AD7715 ，在不加电压的正确操作
任何其他引脚应该超过30毫伏的负相对于AGND 。
逻辑输出。在此输出一个逻辑低电平表示有一个新的输出字是可从
AD7715数据寄存器。该
DRDY
销将返回高的一个完整的读出操作完成时
输出字。如果没有数据读取已输出更新之间发生的
DRDY
行会返回
高500
×
t
CLK IN
周期之前的下一个输出更新。而
DRDY
高时，读操作
不应该尝试或正在进行中，以避免从数据寄存器中读出，因为它被更新。
该
DRDY
线返回低电平时再更新已经发生。
DRDY
也使用，从而提供与
美食当AD7715完成其片内校准序列。
串行数据输出，串行数据从器件的输出移位寄存器中读取。此输出
移位寄存器可以包含从设置寄存器信息，通信寄存器和数据寄存器
器根据通信寄存器的寄存器选择位。
串行数据输入串行数据被写入到器件上的输入移位寄存器。从这个数据
输入移位寄存器传送到设置寄存器或通信寄存器根据
注册通信寄存器选择位。
数字电源电压， + 3.3V或+ 5V标称。
接地参考点的数字电路。
2
MCLK IN
3
MCLK OUT
4
CS
5
6
7
8
9
RESET
AV
DD
AIN（+ ）
AIN（ - ）
REF IN （ + ）
10
11
12
REF IN （ - ）
AGND
DRDY
13
DOUT
14
DIN
15
16
DV
DD
DGND
版本C
–7–
