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HYS64D128021[H/G]BDL–[5/6]–B
小外形封装DDR SDRAM模块
电气特性
3.3
表10
参数
AC特性
AC时序 - 绝对规格-6 / -5
符号
分钟。
–6
DDR333B
马克斯。
+0.7
+0.6
0.55
0.55
—
12
12
—
—
—
—
+0.7
+0.7
1.25
+0.40
+0.50
—
—
—
—
—
—
0.60
—
分钟。
–0.6
–0.5
0.45
0.45
5
6
7.5
0.4
0.4
2.2
1.75
—
–0.6
0.75
—
—
–5
DDR400B
马克斯。
+0.6
+0.5
0.55
0.55
12
12
12
—
—
—
—
+0.6
+0.6
1.25
+0.40
+0.50
—
—
—
—
—
—
0.60
—
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
单位
注/测试
条件
1)
从CK / CK DQ输出访问时间
从CK / CK DQS输出访问时间
CK高电平宽度
CK低电平宽度
时钟半周期
时钟周期时间
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK
–0.7
–0.6
0.45
0.45
—
6
7.5
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
分钟。 （
t
CL
,
t
CH
)
分钟。 （
t
CL
,
t
CH
)
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
DQ和DM输入保持时间
DQ和DM输入建立时间
控制和地址。输入脉冲宽度
（每个输入）
DQ和DM输入脉冲宽度（各
INPUT）
从数据输出高阻抗的时间
CK / CK
t
DH
t
DS
t
IPW
t
DIPW
t
HZ
0.45
0.45
2.2
1.75
—
–0.7
0.75
—
—
2)3)4)5)6)
2)3)4)5)7)
从CK数据输出低阻抗时间/
t
LZ
CK
写命令1
st
DQS锁存
过渡
DQS -DQ歪斜（ DQS和相关
DQ信号）
数据保持倾斜因子
DQ / DQS输出保持时间
2)3)4)5)7)
t
DQSS
t
DQSQ
t
QHS
t
QH
t
CK
ns
ns
ns
2)3)4)5)
TFBGA
2)3)4)5)
TFBGA
2)3)4)5)
2)3)4)5)
t
HP
–
t
QHS
0.35
0.2
0.2
2
0
0.40
0.25
t
HP
–
t
QHS
0.35
0.2
0.2
2
0
0.40
0.25
DQS输入低（高）脉冲宽度（写
t
DQSL ，H
循环）
DQS下降沿到CK建立时间
（写周期）
DQS从CK下降沿保持时间
（写周期）
写序言建立时间
写后同步
写序言
t
CK
t
CK
t
CK
t
CK
ns
2)3)4)5)
t
DSS
t
DSH
2)3)4)5)
2)3)4)5)
模式寄存器设置命令周期时间
t
MRD
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
t
WPRES
t
WPST
t
WPRE
t
CK
t
CK
数据表
16
修订版0.5 ， 2003-12
