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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
引脚配置
V
SS
RS1
RS0
DQS0
DQ0
DQ1
DQ2
DQ3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM0/DQS9
的DQ
I / O 3
I / O 2
I / O 1
I / O 0
CS
DM
DQ4
DQ5
DQ6
DQ7
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D0
D18
D9
D27
DQS1
DQ8
DQ9
DQ10
DQ11
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM1/DQS10
D1
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DQ12
DQ13
DQ14
DQ15
D19
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D10
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D28
DQS2
CS
DM
CS
DM
DQ16
DQ17
DQ18
DQ19
DM2/DQS11
CS
DM
CS
DM
D2
D20
DQ20
DQ21
DQ22
DQ23
D11
D29
DQS3
CS
DM
DQ24
DQ25
DQ26
DQ27
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM3/DQS12
CS
DM
CS
DM
D3
D21
DQ28
DQ29
DQ30
DQ31
D12
D30
DQS4
DQ32
DQ33
DQ34
DQ35
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM4/DQS13
D4
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DQ36
DQ37
DQ38
DQ39
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D22
D13
D31
DQS5
CS
DM
CS
DQ40
DQ41
DQ42
DQ43
DM5/DQS14
DQ44
DQ45
DQ46
DQ47
CS
CS
DM
D5
D23
D14
D32
DQS6
DQ48
DQ49
DQ50
DQ51
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
CS
DM
DM6/DQS15
CS
CS
DM
D6
D24
DQ52
DQ53
DQ54
DQ55
D15
D33
DQS7
DQ56
DQ57
DQ58
DQ59
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM7/DQS16
D7
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DQ60
DQ61
DQ62
DQ63
D25
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D16
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D34
DQS8
CB0
CB1
CB2
CB3
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
DM8/DQS17
D8
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
CB4
CB5
CB6
CB7
D26
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D17
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
CS
DM
D35
CK0 ， CK0 --------- PLL *
*每个时钟负载表/接线图线
SCL
S0
S1
BA0-BA1
A0-A13
RAS
CAS
CKE0
CKE1
WE
PCK
PCK
RSO -> CS ： SDRAM的D0 -D17
RS1 -> CS ： SDRAM的D18 - D35
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 - D35
RA0 - RA13 -> A0 - A13 ： SDRAM的D0 D35
RRAS -> RAS ： SDRAM的D0 - D35
RCAS -> CAS ： SDRAM的D0 - D35
RCKE0 -> CKE ： SDRAM的D0 -D17
RCKE1 -> CKE ： SDRAM的D18 - D35
RWE -> WE： SDRAM的D0 - D35
RESET
串行PD
V
DDSPD
WP A0
A1
A2
R
E
G
I
S
T
E
R
SA0 SA1 SA2
V
DDQ
SDA V
DD
VREF
V
SS
V
DDID
串行PD
D0-D35
D0-D35
D0-D35
D0-D35
表带：见注4
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2. DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
3. DQ / DQS电阻应为22欧姆。
4. V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
≠
V
DDQ
.
5.地址和控制电阻应为22欧姆。
6.每个片选和CKE对甲板热敏之间交替
MAL增强。
科幻gure 3
框图 - 2级128M
×
72 DDR SDRAM HYS72D256320GBR- [ 5/6/7 ] -B
数据表
13
修订版0.5 ， 2003-12
