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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
引脚配置
表4
针＃
42
43
44
45
46
47
引脚配置
1)
（续）
符号
针＃
88
89
90
91
92
93
符号
DQ59
针＃
135
136
137
138
139
140
符号
CB5
针＃
181
182
183
184
–
–
符号
SA0
SA1
SA2
V
SS
A1
CB0
CB1
V
SS
NC
SDA
SCL
V
DDQ
CK0
CK0
V
DDSPD
–
–
V
DD
DQS8
V
SS
DQS17
V
SS
1） A12仅用于基于的256Mbit和512Mbit的模块。
表5
地址格式
内存
秩
1
2
2
SDRAM的
排名第
SDRAM的
18
＃行/银行/
列位
13/2/12
13/2/11
13/2/12
刷新
8K
8K
8K
周期间隔
64毫秒
64毫秒
64毫秒
7.8
s
7.8
s
7.8
s
密度组织
1 GB
1 GB
2 GB
128M X 72
128M X 72
256M X 72
128M
×
4 18
64M
×
8
128M
×
4 36
数据表
10
修订版0.5 ， 2003-12
