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占空比失真
表5-82 。最大DCD的DDIO为时钟路径上的输出行I / O引脚无PLL -3
器件
注意事项（1 ） ， （ 2 ）
输入的基础上我最大的DCD / O标准饲喂DDIO时钟端口
（在时钟路径PLL ）
行DDIO输出I / O
标准
TTL / CMOS
3.3 & 2.5 V
3.3 -V LVTTL
3.3 -V LVCMOS
2.5 V
1.8 V
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
1.8 -V HSTL I类
1.5 -V HSTL I类
LVDS /的HyperTransport
技术
注释
表5-82 ：
(1)
(2)
在信息
表5-82
假设输入时钟为零DCD 。
在DCD规范是基于一个没有逻辑阵列噪音状态。
SSTL-2
2.5 V
145
100
85
85
140
65
60
55
60
55
180
SSTL / HSTL
1.8 & 1.5 V
145
100
85
85
140
65
60
50
60
55
180
LVDS /
超传输
技术
3.3 V
110
65
75
120
105
70
75
90
95
90
180
单位
1.8 & 1.5 V
380
330
315
265
370
295
290
275
270
270
180
260
210
195
150
255
175
170
155
150
150
180
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
下面是用于计算在DCD中的百分比为DDIO一例
输出在一排-3设备上的I / O ：
如果输入的I / O标准是SSTL - 2和DDIO输出I / O标准
SSTL - 2 II级，最大DCD为60 PS（见
表5-82 ） 。
如果时钟
频率为267兆赫，所述时钟周期T为：
T = 1 / F =二百六十七分之一兆赫= 3.745纳秒= 3745 PS
计算在DCD为百分比：
（T / 2 - DCD ） / T = （ 3745ps / 2 - 60PS ） / 3745ps = 48.4 ％ （低
边界）
（T / 2 + DCD ） / T = （ 3745 PS / 2 + 60 PS ） / 3745ps = 51.6 ％ （高
边界）
5–82
的Stratix II器件手册，卷1
Altera公司。
2011年4月
