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DC &开关特性
表5-79 。最大输出时钟转换率降额因子（共5部分）
最大输出时钟转换率降额因子（ PS / PF ）
I / O标准
DRIVE
实力
十月
50
Ω
十月
50
Ω
十月
50
Ω
十月
50
Ω
十月
50
Ω
十月
50
Ω
十月
25
Ω
十月
50
Ω
十月
25
Ω
十月
50
Ω
列I / O引脚
-3
-4
152
274
165
316
171
134
101
123
110
-
行I / O引脚
-3
133
207
151
300
157
121
56
100
-
-
专用时钟输出
-5
152
274
165
316
171
134
101
123
-
-
-5
152
274
165
316
171
134
101
123
110
-
-4
152
274
165
316
171
134
101
123
-
-
-3
147
235
153
263
174
77
58
106
59
-
-4
152
274
165
316
171
134
101
123
110
-
-5
152
274
165
316
171
134
101
123
110
95
3.3 -V LVTTL
2.5 -V LVTTL
1.8 -V LVTTL
3.3 -V LVCMOS
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
SSTL - 18 II类
1.2 -V HSTL
(2)
注释
表5-79 ：
(1)
133
207
151
300
157
121
56
100
61
95
(2)
(3)
(4)
有关行LVDS和HyperTransport技术输出I / O引脚，触发率降额系数适用于负载
超过5 pF的大。在整定计算，减去5 pF的从pF对于正确的结果预期的负载值。
用于负载小于或等于5 pF的，指
表5-78
输出触发率。
1.2 -V HSTL只支持列I / O引脚的I / O插槽4,7和8 。
差分HSTL和SSTL只支持列时钟和DQS输出。
LVPECL只支持列时钟输出。
占空比
失真
占空比失真（DCD ）描述了多少的下降沿
时钟与理想位置是关闭的。提供了理想的位置是当两个
时钟高电平时间（ CLKH ）和时钟低电平时间（ CLKL ）的一半相等
时钟周期（T ） ，如图
图5-7 。
DCD是的偏差
从理想的下降沿非理想下降沿，如D1的可
为下降沿B下降沿和D2 （图
5–7).
最大
DCD为一个时钟是D1和D2中的较大值。
Altera公司。
2011年4月
5–77
的Stratix II器件手册，卷1
