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占空比失真
表5-86 。最大DCD的DDIO输出的行I / O引脚与PLL的
时钟路径（ 2/2 ）
注（1）
行DDIO输出I / O
标准
LVDS /的HyperTransport
技术
注意
表5-86 ：
(1)
在DCD规范是基于一个没有逻辑阵列噪音状态。
最大DCD （ PLL输出的时钟输入
DDIO时钟端口）
-3设备
180
单位
ps
-4 & -5设备
180
表5-87 。最大DCD的DDIO在列I / O与PLL的输出
时钟路径
注（1）
列DDIO输出I / O
标准
3.3 -V LVTTL
3.3 -V LVCMOS
2.5V
1.8V
1.5 -V LVCMOS
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
SSTL - 18 II类
1.8 -V HSTL I类
1.8 -V HSTL II类
1.5 -V HSTL I类
1.5 -V HSTL II类
1.2 -V HSTL
LVPECL
注释
表5-87 ：
(1)
(2)
在DCD规范是基于一个没有逻辑阵列噪音状态。
1.2 -V HSTL仅在-3的设备支持。
最大DCD （ PLL输出的时钟输入
DDIO时钟端口）
-3设备
145
100
85
85
140
65
60
50
70
60
60
55
85
155
180
单位
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
-4 & -5设备
160
110
95
100
155
75
70
65
80
70
70
70
100
-
180
5–86
的Stratix II器件手册，卷1
Altera公司。
2011年4月
