AD7654
从串行接口
外部时钟
的AD7654被配置为接受来自外部的
串行数据时钟在SCLK引脚，当EXT / INT引脚
高举。在这种模式下，若干种方法可用于读
的数据。外部串行时钟由CS选通。当两个CS
和RD为低时，数据可以在每次转换后进行读取或
在下面的转换。外部时钟可以是
无论是连续的或不连续的时钟。不连续
时钟可以是正常偏高或正常时低
无效。图32和图33示出了详细的时序
这些方法的图。
而AD7654在执行位决定，重要的是
该电压瞬态上的数字输入/输出管脚不发生或
可能发生的转换结果的劣化。这是
在转换的后半部分特别重要
每个信道的相位，因为AD7654提供错误
校正电路，可以纠正一个不正确的位
在第一个转换期上半月决定。为
由于这个原因，推荐的是，当外部时钟是
提供，它是一个连续的时钟，只有当该切换
BUSY为低电平，或者更重要的是，它不转换
在后EOC高的一半。
这两种设备的并置的一个例子示于
图31.同步采样，可以通过使用
常见CNVST信号。需要注意的是RDC / SDIN输入是
锁定在SCLK的边缘对面一个用于移出
在SDOUT数据。因此，上游侧的MSB
转换器上进行以下的LSB的下行转换器
下一个SCLK周期。该SDIN输入应连接到高电平或
低于在链中的最上游的转换器。
忙
OUT
忙
＃ 2 （上游）
忙
＃1（下游）
数据
OUT
AD7654
AD7654
RDC / SDIN
SDOUT
CNVST
CS
SCLK
RDC / SDIN
SDOUT
CNVST
CS
SCLK
图31.两个AD7654s在菊花链配置
外部不连续时钟数据读取转换后
另外，虽然最大吞吐量不能在此可以实现
模式，这是最值得推荐的串行从模式的。
图32示出了该方法的详细时序图。
在转换完成后，由BUSY指示返回
低，则转换结果可以读，同时CS和RD
是低的。数据是从两个通道的MSB先移出，用
32个时钟脉冲，并且是有效的的上升沿和下降沿
时钟。
这种方法的一个优点是，转换性能是
没有劣化，因为有在无电压瞬变
在转换过程中的数字接口。另
优点是，在任何速度高达40读取数据的能力
MHz，这可同时慢速数字主机接口
并以最快的串行读取。
最后，在只有该模式下， AD7654提供菊花链
使用RDC / SDIN （串行数据）输入引脚的功能
级联多个转换器一起。此功能是有用的
减少了元件数量和线路连接时，它是
需要时，在隔离式多应用。
外部时钟数据读取上转换期间
图33示出了该方法的详细时序图。
在转化，而CS和RD为低，其结果
前一次转换都可以阅读。该数据被移出
MSB先用32个时钟脉冲，是双方的有效上升
和下降沿的时钟的边缘。在32位之前，必须要读
当前转换完成;否则， RDERROR是
脉冲高，可用于中断主机接口
防止不完整的数据读取。没有菊花链
在这种模式下的功能，以及RDC / SDIN输入应始终
并列或高或低。
以减少性能的下降，由于数字活动，一
快速连续的时钟（至少32兆赫脉冲模式，
在正常模式下的40 MHz ）的建议，以确保所有的
在第一每个转换阶段半读的位
（平高，T
11
, t
12
).
另外，也可以开始读取转换后的数据和
继续阅读最后位之后一个新的转换已经
发起。这允许使用较慢的时钟速率样
26兆赫的脉冲模式和30兆赫在正常模式下。
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在SCLK
CS里
在CNVST
