AD7654
串行接口
的AD7654被配置为使用串行接口时的
SER / PAR保持高电平。的AD7654输出32位数据，
MSB首先，在SDOUT引脚。通道被顺序
输出也由A / B控制。当高，通道A
输出第一;当低，通道B输出第一。此数据
与设置在所述的32个时钟脉冲同步
SCLK引脚。
通常，由于AD7654用于一个快速的吞吐量，所述
主读期间，转换模式是最值得推荐
当它可以用于串行模式。在这种模式下，串行时钟
和数据切换，在适当的时刻，最大限度地减少
数字活性和临界之间电位的馈通
转换的决定。 SYNC信号变为低电平后的LSB
每个信道的已输出。注意，在这种模式下，
SCLK周期的变化，因为该位LSB需要更多的时间来
定居，并在SCLK从SAR转换时钟。
另外，在主后读转换模式，不同于在
其它模式，后32位数据的低BUSY信号返回
是脉冲列，而不是在转换阶段结束时，
这将导致更长的BUSY宽度。使用的一个优点
此模式是，它可以容纳因为慢速数字主机
串行时钟可减慢通过使用DIVSCLK [1 ：0]的
输入。请参考表4的时序的详细信息。
MASTER串行接口
内部时钟
的AD7654被配置为生成和提供的串行
当EXT / INT引脚保持低电平数据时钟SCLK 。该
AD7654还产生一个同步信号，以指示主机
当串行数据是有效的。串行时钟SCLK和
SYNC信号如果需要，可以反转。的输出数据是有效的
同时在上升和下降中的数据时钟的边缘。根据
在RDC / SDIN输入，数据可以在每次转换后读取
或以下的转换过程中。图29和图30
显示这两种模式的详细时序图。
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