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指数
A
累加器
2–63
加法器/输出模块
2–61
加法/减法器
2–63
累加器
2–63
AGP 1X规格
4–13
AGP 2X规格
4–13
架构
2–1
36× 36乘法模式
2–66
addnsub信号
2–8
框图
2–2
总线保持
2–121
字节对齐
2–140
进位选择链
2–11
清除&预设逻辑控制
2–13
综合资源
2–78
专用电路
2–137
设备资源
2–3
设备的路由方案
2–20
数字信号处理块
2–52
直接链路连接
2–5
动态算术模式
2–10
在LE
2–11
四乘法器
加法模式
2–68
功能说明
2–1
LAB
互连
2–4
逻辑阵列模块
2–3
结构
2–4
LE操作模式
2–8
逻辑元件
2–6
操作模式
2–64
乘数大小每个DSP &配置
块
2–70
乘法累加器模式
2–67
MultiTrack互联
2–14
普通模式
2–9
在LE
2–9
Altera公司。
漏极开路输出
2–120
电源排序&热插拔
2–140
可编程驱动强度
2–119
可编程的上拉电阻
2–122
简单的乘数模式
2–64
单端口模式
2–51
摆率控制
2–120
两个乘法器
加法模式
2–67
加法器模式实现复杂
乘
2–68
C
I类规格
4–11, 4–12
II类规范
4–11, 4–12, 4–13
钟
时钟反馈
2–96
时钟倍频&司
2–88, 2–101
时钟切换
2–88
延迟
2–97
EP1S10 ， EP1S20 & EP1S25
设备I / O时钟组
2–80
EP1S25 ， EP1S20 & EP1S10器件快速时钟
引脚连接到高速区域
钟
2–77
EP1S30器件的快速区域时钟针连接
nections为快速区域时钟
2–78
EP1S30 ， EP1S40 ， EP1S60 ， EP1S80
设备I / O时钟组
2–81
外部时钟
输入
2–102
输出
2–92, 2–103
输出的增强PLL 11 & 12
2–95
产出的PLL 5 & 6
2–93
快速的区域时钟外部I / O时序
参数
4–34
快速的区域时钟网络
2–76
Index–1
