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DLL抖动
表4-133 。快速PLL规格-8速度等级（ 2/2 ）
符号
t
ARESET
参数
最小脉冲宽度上
ARESET
信号
民
10
最大
单位
ns
注释
表4-131
通过
4–133:
(1)
(2)
(3)
(4)
SEE
“最大输入&输出时钟速率” 4-76页。
锁相环7 ， 8 ，9和10中的EP1S80器件支持高达717 MHz的输入和输出。
使用这个公式（F
O u那样牛逼
= f
I N
*
毫升（N
×联后scale计数器） ）的指定-F项
I N P F
和f
V C 0
的范围内，确定所允许PLL设置。
当使用的SERDES ，高速差分I / O模式支持的210 MHz的最大输出频率
到全局或区域时钟（即，最大数据速率840 Mbps的由最小的SERDES 因子分
4 ） 。
请参考
4-87页上的“高速I / O规范”
了解更多信息。
该参数仅用于高速差分I / O模式。
这些计数器有一个最大的32 ，如果编程为50/50的占空比。否则，它们具有最大的
16 。
高速差分I / O模式支持
W
= 1 16和
J
= 4， 7，8，或10 。
(5)
(6)
(7)
(8)
DLL抖动
表4-134
报告抖动在DQS相移基准的DLL
电路。
表4-134 。 DLL抖动DQS相移电路参考
频率（MHz）
197 200
160 196
100 159
±
100
±
300
±
500
DLL的抖动（ ps的）
f
有关DLL抖动的更多信息，请参阅
DDR SRAM
在节
的Stratix架构
一章
Stratix器件手册，第1卷。
4–102
Stratix器件手册，卷1
Altera公司。
2005年7月
