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初步
引脚德网络nitions
CYV15G0404RB四路的HOTLink II反序列化时钟恢复器
名字
RXDA [9：0 ]
RXDB [9：0 ]
RXDC [9：0 ]
RXDD [9：0 ]
I / O特性
LVTTL输出，
同步到
RXCLK ±输出
信号说明
接收路径的数据和状态信号
CYV15G0404RB
并行数据输出。
RXDx [9：0 ]的并行数据输出变化相对于
接收接口的时钟。如果RXCLKx ±是一个全速率时钟时， RXCLKx ±时钟
输出是在字符速率操作互补的时钟。该
RXDx [9：0 ]输出为相关的接收信道跟随上升的边缘
RXCLKx +或RXCLKx-的下降沿。如果RXCLKx ±是一个半速率时钟，该
RXCLKx ±时钟输出互补的时钟工作在一半
字符率。该RXDx [9：0 ]输出为相关的接收信道
按照相关RXCLKx ±时钟的两个上升沿和下降沿
输出。
当BIST是在接收通道启用后， BIST状态呈现在
该RXDx [1：0 ]和BISTSTx输出。看
表5
对于每一个状态报告
在BIST状态机。另外，虽然BIST使能， RXDx [9：2 ]输出
应该被忽略。
BISTSTA
BISTSTB
BISTSTC
BISTSTD
REPDOA
REPDOB
REPDOC
REPDOD
TRGCLKA ±
TRGCLKB ±
TRGCLKC ±
TRGCLKD ±
LVTTL输出，
同步到
RXCLKx ±输出
异步
时钟恢复器输出
通道
启用/禁用
差分LVPECL或
单端
LVTTL输入时钟
BIST状态输出。
当RXBISTx [1：0 ] = 10 ， BISTSTx （连同
RXDx [1 ：0]）显示所述BIST接收的状态。看
表5
对于BIST
状态报告的BISTSTx和RXDx的每一种组合[1：0 ] 。
当RXBISTx [1：0 ]
≠
10 ， BISTSTx应该被忽略。
时钟恢复器断电状态输出。
REPDOx被置为高电平，当
关联的信道的时钟恢复器输出逻辑被断电。出现这种情况
当ROE2x和ROE1x都通过设置ROE2x = 0和ROE1x禁用
= 0.
CDR PLL时钟培训。
TRGCLKx ±时钟输入被用作参考
源的频率检测器（范围控制器）的相关的接收
PLL来降低PLL的采集时间。
在有效的串行数据的存在，对所恢复的时钟输出的接收
CDR PLL（ RXCLKx ± ）与TRGCLKx ±任何频率或相位关系。
当一个单端LVCMOS或LVTTL时钟源驱动，连接
时钟源无论是真或补充TRGCLKx输入，并留下
备用TRGCLKx输入开路（浮动） 。当由一个LVPECL时钟驱动
源，时钟必须是差分时钟信号，利用这两个输入。
接收通道时钟信号
RXCLKA-
RXCLKB-
RXCLKC-
RXCLKD-
LVTTL输出时钟
接收时钟输出。
RXCLKx ±是用于控制接收接口的时钟
该RXDx的定时[9：0 ]的并行输出。这些真实而补时钟
用于控制的数据输出传输定时。这些时钟输出contin-
uously在任一所述半字率（1/20
th
串行比特率）或字符
率（ 1/10
th
数据的串行位速率）被接收，所选择
RXRATEx 。
时钟恢复时钟输出。
RECLKOx输出时钟是由合成
相关的时钟恢复PLL输出和同步运行的内部
恢复角色的时钟。 RECLKOx工作在任一频率相同
RXCLKx ± （ RXRATEx = 0），或在± RXCLKx的频率的两倍（ RXRATEx =
1 ）。该时钟恢复时钟输出没有固定的相位关系RXCLKx ± 。
异步器件复位。
复位初始化所有的状态机，计数器，
和配置锁存器中的装置，以一个已知的状态。 RESET必须
置为低电平的最小脉冲宽度。当复位被删除，所有国家
机，柜台和配置锁存器处于初始状态。看
表3
该设备配置锁存器的初始化值。
RECLKOA
RECLKOB
RECLKOC
RECLKOD
LVTTL输出
设备控制信号
RESET
LVTTL输入，
异步，
内部上拉
文件编号： 38-02102牧师**
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