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初步
引脚德网络nitions
（续）
CYV15G0404RB四路的HOTLink II反序列化时钟恢复器
名字
DATA [7 ：0]的
I / O特性
LVTTL输入
异步，
内部上拉
信号说明
CYV15G0404RB
控制数据总线。
在DATA [7：0 ]总线是一种用于配置所述输入数据总线
该设备。在雷恩输入的数据写入的值[ 7 ： 0 ]总线锁存器
公交：通过在ADDR [ 0 3 ]地址指定的位置。
[3 ]
表3
列出了config-
在装置内uration闩锁和闩锁的后初始化值
复位断言。
表4
显示了锁存器被映射到
装置。
接收时钟速率选择。
信号检测振幅选择。
接收信道功率控制。
接收BIST禁用。
时钟恢复器差分串行输出驱动器2启用。
时钟恢复器差分串行输出驱动1启用。
全球锁存使能。
力全球锁存使能。
工厂测试2 。
SCANEN2输入仅用于工厂测试。这个输入可以留
作为一种无连接，或GND而已。
工厂测试3 。
TMEN3输入仅用于工厂测试。这个输入可以留
作为一种无连接，或GND而已。
主要的差分串行数据输出。
该ROUTx1 ± PECL兼容
CML输出（ + 3.3V参考）能够驱动端接传输
线或标准的光纤发射机模块，并且必须是交流耦合为
PECL兼容的连接。
二级差分串行数据输出。
该ROUTx2 ± PECL ， CML兼容
输出（ + 3.3V参考）能够驱动端接传输线或
标准光纤发射模块，并且必须交流耦合的PECL-
兼容的连接。
小学差分串行数据输入。
该INx1 ±输入接收串行数据
流反序列化。该INx1 ±串行流被传递到接收的CDR
电路提取的数据内容时INSELx =高。
二级差分串行数据输入。
该INx2 ±输入接受串行
数据流进行反序列化。该INx2 ±串行流被传递到接收器
CDR电路提取的数据内容时INSELx =低电平。
内部设备配置锁存
RXRATE [ A..D ]
SDASEL[2..1][A..D]
[1:0]
RXPLLPD [ A..D ]
RXBIST [ A..D ] [1 ：0]的
ROE2[A..D]
ROE1[A..D]
GLEN[11..0]
FGLEN[2..0]
工厂测试模式
SCANEN2
TMEN3
模拟量I / O
ROUTA1±
ROUTB1±
ROUTC1±
ROUTD1±
ROUTA2±
ROUTB2±
ROUTC2±
ROUTD2±
INA1±
INB1±
INC1±
IND1±
INA2±
INB2±
INC2±
IND2±
JTAG接口
TMS
TCLK
TDO
TDI
TRST
LVTTL输入，
内部上拉
LVTTL输入，
内部下拉
三态LVTTL输出
LVTTL输入，
内部上拉
LVTTL输入，
内部上拉
测试模式选择。
用于控制访问JTAG测试模式。如果
维持高位
≥5
TCLK周期中， JTAG测试控制器复位。
JTAG测试时钟。
测试数据输出。
JTAG数据输出缓冲器。高Z而JTAG测试模式是不
选择。
测试数据。
JTAG的数据输入端口。
JTAG复位信号。
当有效（低电平） ，此输入异步复位
JTAG测试访问端口控制器。
CML差分
产量
LVTTL输入，
内部下拉
LVTTL输入，
内部下拉
内部锁存
[4]
内部锁存
[4]
内部锁存
[4]
国内
LATCH
[4]
内部锁存
[4]
内部锁存
[4]
内部锁存
[4]
内部锁存
[4]
CML差分
产量
差分输入
差分输入
注意：
4.查看
设备配置和控制接口
对于在内部锁存器的详细信息。
文件编号： 38-02102牧师**
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