的ProASIC
PLUS
闪存系列FPGA
DI<0 ： 8>
LEVEL<0 ： 7>
LGDEP<0 ： 2>
WRB
WBLKB
RDB
RBLKB
PARODD
WCLKS
DO <0 ： 8>
FIFO
(256x9)
同步写
和
同步阅读
端口
WPE
RPE
满
空
EQTH
GEQTH
RESET
RCLKS
DI<0 ： 8>
LEVEL<0 ： 7>
LGDEP<0 ： 2>
WRB
WBLKB
RDB
RBLKB
PARODD
WCLKS
FIFO
(256x9)
同步写
和
异步读
端口
DO <0 ： 8>
WPE
RPE
满
空
EQTH
GEQTH
RESET
DI <0 ： 8>
LEVEL <0 ： 7>
LGDEP<0 ： 2>
WRB
WBLKB
RDB
RBLKB
PARODD
DO <0 ： 8>
FIFO
(256x9)
WPE
RPE
满
空
EQTH
GEQTH
RESET
RCLKS
DI <0 ： 8>
LEVEL <0 ： 7>
LGDEP<0 ： 2>
WRB
WBLKB
DO <0 ： 8>
FIFO
(256x9)
WPE
异步写入
和
异步读
端口
RPE
满
空
EQTH
GEQTH
RESET
异步写入
和
同步阅读
端口
RDB
RBLKB
PARODD
注意：
每个RAM块包含一个多路转换器（称为多路分解器），用于各输出信号，提高了设计效率。这些多路分解器细胞不
消耗任何核心逻辑瓷砖和直接连接到高速路由资源的RAM块之间。它们被使用时
RAM块进行级联，并自动由软件工具插入。
图1-22
基本FIFO框图
表1-14
内存块FIFO接口信号
FIFO信号
WCLKS
RCLKS
LEVEL <0 ： 7>
RBLKB
RDB
RESET
WBLKB
DI<0 ： 8>
WRB
满，空
EQTH ， GEQTH
DO<0 ： 8>
RPE
WPE
LGDEP <0 ： 2>
PARODD
位
1
1
8
1
1
1
1
9
1
2
2
9
1
1
3
1
IN / OUT
In
In
In
In
In
In
In
In
In
OUT
OUT
OUT
OUT
OUT
In
In
描述
写用于在写入侧的同步时钟
阅读用于同步的读取端时钟
直接配置实现静态标志逻辑
读取块选择（低电平有效）
读脉冲（低电平有效）
重置FIFO指针（低电平有效）
写块选择（低电平有效）
输入数据比特<0 ： 8> ， <8>将生成的奇偶校验，如果PARGEN是真
写脉冲（低电平有效）
FIFO标志。 FULL防止写入和EMPTY防止阅读
EQTH是真当FIFO保持由平信号指定的单词的数目。
GEQTH是真实的，当FIFO持有（ LEVEL）字以上
输出数据比特<0 ： 8> 。 <8>将校验输出，如果PARGEN是真实的。
阅读奇偶校验错误（高电平有效）
写入奇偶校验错误（高电平有效）
配置FIFO深度为2
(LGDEP+1)
奇偶产生/检测 - 即使低，畸高的时候
v5.2
1-25
