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CY7C1523KV18
单时钟模式
该CY7C1523KV18用于与单个时钟控制
输入和输出寄存器。在这种模式下，设备
只承认一个对输入时钟（K和K ）的控制
输入和输出寄存器。这种操作是相同的
如果该装置具有的K / K和间零歪斜的动作
C / C时钟。所有的定时参数保持在该模式下是相同的。
要使用这种操作方式，配合C和C高的电源。
此函数是一个带选项和设备中没有可改变的
操作。
驱动器阻抗。 RQ的值必须是5 ×的价值
意线路阻抗由SRAM驱动。允许的
RQ的范围，以保证阻抗匹配的公差
± 15％是175之间
和350
,
随着V
DDQ
= 1.5五，
输出阻抗被调整的每1024个循环的功率达
考虑在电源电压和温度漂移。
随路时钟
设置在DDR II回波时钟，能够简化数据捕获
在高速系统。通过生成两个回波时钟
DDR II 。 CQ参照相对于C和CQ参照
相对于C，这些是自由运行的时钟，并且
同步到DDR II的输出时钟。在单个时钟
模式，CQ是相对于生成的K和CQ产生
相对于K.的路时钟的时序如图
开关第20页上的特点。
DDR操作
该CY7C1523KV18实现高性能运算
通过高时钟频率（通过流水线来实现），并
操作的双数据速率模式。
如果后一个写周期发生读取，处理，并在写数据
被存储在寄存器中。写信息必须被存储
由于SRAM不能执行的最后一个字写
阵列，而不与读冲突。数据停留在此
注册，直到下一个写周期发生。在第一个写周期
读出（多个）之后，从早期的写所存储的数据被写入
入SRAM阵列。这就是所谓的写操作。
PLL
这些芯片使用锁相环（ PLL），一个相位被设计成
120 MHz和规定的最大时钟之间的功能
频率。在上电期间，当DOFF连接到高电平时，
PLL是20后锁定
s
稳定的时钟。锁相环还可以是
通过降低或停止输入时钟K和K为一个复位
至少30纳秒。然而，它复位PLL是没有必要
至其锁定到所需的频率。该PLL自动锁定
20
s
后一个时钟稳定。锁相环可能被禁用
通过将接地的DOFF引脚。当PLL被关断，
在DDR -I模式下，设备的行为（有一个周期的延迟和
更长的访问时间）。
深度扩展
深度扩展需要复制的LD控制信号
每家银行。所有其它的控制信号之间可以共同
银行为合适。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ引脚之间
SRAM上和V
SS
以使SRAM能够调整其输出
应用实例
图2
显示在应用程序中使用了四个DDR II SIO 。
图2.应用实例
SRAM 1
Vt
D
R
B
W
B
LD R / W W
LD R / W S
## # #
# #
A
ZQ
Q
CQ
CQ ＃
C C ＃k中K＃
SRAM 4
R = 250
欧
D
B
W
LD R / W S
#
# #
A
ZQ
Q
CQ
CQ ＃
C C ＃k中K＃
R = 250
欧
公共汽车
主
（中央处理器
or
ASIC ）
DATA IN
数据输出
地址
LD ＃
R / W ＃
BWS ＃
SRAM 1输入CQ
SRAM 1输入CQ ＃
SRAM 4输入CQ
SRAM 4输入CQ ＃
电源K，
来源K＃
延迟
延迟K＃
R
R = 50
欧
VT = V
REF
R
Vt
Vt
文件编号： 001-00438修订版* L
第28 7
