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CY7C1523KV18
引脚德网络nitions
（续）
引脚名称
TDO
TCK
TDI
TMS
NC
NC/144M
NC/288M
V
REF
V
DD
V
SS
V
DDQ
I / O
产量
输入
输入
输入
不适用
不适用
不适用
输入 -
参考
测试数据输出（ TDO ）引脚用于JTAG 。
测试时钟（ TCK ）引脚用于JTAG 。
在（ TDI ）引脚用于JTAG测试数据。
测试模式选择（ TMS ）引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
使用静态的输入来设置参考电平为HSTL输入，输出，和交流
测量点。
引脚说明
电源
电源输入到该装置的核心。
地
地面的装置。
电源
电源输入，用于该装置的输出。
的输出时钟边缘，C / C （或K / K在单时钟时
模式）。
在CY7C1523KV18首先完成待处理的读
交易中，读访问时，取消选择。同步
内部电路会自动三态下的输出
的正输出时钟（ C）下一个上升沿。
功能概述
在CY7C1523KV18是同步流水线突发SRAM的
配备有DDR II的独立的I / O接口，其工作
用一个半周期的读延迟时， DOFF引脚连接
HIGH 。当DOFF引脚设置为低电平或连接到V
SS
该
装置会以DDR - I模式与一个时钟的读延迟
周期。
访问是在正输入的上升沿启动
时钟（ K） 。所有的同步输入定时是从参考
的输入时钟（K和K）和所有输出的时序的上升沿是
参考的输出时钟的上升沿（C / C或K / K的
在单时钟模式下） 。
所有同步数据输入（D
[x:0]
）通过输入寄存器
由输入时钟（K和K）的上升沿控制。所有
同步数据输出（Q
[x:0]
）通过输出寄存器
由器的输出时钟的上升沿（C / C或K / K的控制
在单时钟模式下） 。
所有的同步控制（ R / W ， LD ， BWS
[0:X]
）输入通过
输入寄存器的输入时钟（K）的上升沿来控制。
CY7C1523KV18在以下章节中描述。
写操作
写操作是通过发出R / W低和LD开始
低的正向输入时钟（ K）的上升沿。该
呈现给地址输入端的地址被存储在写
地址寄存器。在接下来的K时钟上升沿提供的数据
到D
[17:0]
被锁存并存储到18位的写入数据的寄存器，
提供BWS
[1:0]
都置为有效。在随后的
上升的负输入时钟的边缘（K）的信息
提交到D
[17:0]
也被存储到写数据寄存器
提供BWS
[1:0]
都置为有效。的36位数据
然后写入到指定位置的存储器阵列。
写访问可以的每个上升沿启动
正输入时钟（K） 。这个管道中的数据流，使得
18比特的数据可以被转移到装置上的每个上升
输入时钟（ K和K ）的边缘。
当写访问被取消，该设备将忽略所有输入
挂起的写操作后完成。
读操作
该CY7C1523KV18内部组织为两个数组
1米× 18的访问都是突发的两个连续完成
18位数据字。读操作是通过发出启动
R / W HIGH和LOW LD在正输入端的上升沿
时钟（ K） 。呈现给地址输入端的地址被存储在
的读出地址寄存器中。下面接下来的K时钟上升沿的
相应的最低阶18位数据字上驱动
Q
[17:0]
使用C作为输出定时基准。对
的C后续的上升沿，下一个18位数据字是从动
到Q
[17:0]
。所请求的数据是由有效的0.45 ns
上升沿，输出时钟的上升沿（ C或C ， K和K在单个时
时钟模式）。读访问可以在每个上升沿启动
正向输入时钟（ K）的边缘。这个管道中的数据流
使得数据被转移出器件在每个上升
写字节操作
字节写操作是由CY7C1523KV18支撑。一
如在所描述的被启动的写入操作
写操作
部分。这是写由BWS确定的字节
0
和
BWS
1
，其中被采样与每个组的18位的数据字。
数据中断言适当的字节写选择输入
写的部分锁存所呈现的数据，并将其写
到器件中。拉高字节写入时选择输入
写入的数据部分能够存储在设备中的数据
对于字节保持不变。此功能用于简化
读取，修改和写入操作字节写操作。
文件编号： 001-00438修订版* L
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