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CY7C1523KV18
引脚德网络nitions
引脚名称
D
[x:0]
LD
I / O
引脚说明
输入 -
数据输入信号。
采样的K和K时钟在有效的写操作的上升沿。
同步CY7C1523KV18 - D
[17:0]
输入 -
同步加载。
该输入为低电平时，总线周期序列定义。这个定义
同步包括地址和读/写方向。所有交易在一阵2数据（一个时钟周期操作
总线活动的） 。
输入 -
字节写选择0 ， 1 ， 2 ， 3
低电平有效。
采样的K和K时钟在上升边缘
同步写操作。用于选择哪个字节的当前部分中写入设备
写操作。不写入的字节保持不变。
CY7C1523KV18 BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
.
所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择
忽略数据的对应字节，并且不写入到器件中。
输入 -
地址输入。
在有源读写操作采样在K时钟的上升沿。
同步这些地址输入复用于读取和写入操作。在内部，该装置是
组织为4米× 18 （每2M的18 × 2阵列）的CY7C1523KV18 。因此，只有21地址
投入CY7C1523KV18 。当相应的端口被取消，这些输入将被忽略。
输出 -
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。有效数据是
同步驱动输出C和C的时钟二者的上升沿在读操作期间，或K和K在时
单时钟模式。当读取端口被取消，Q
[x:0]
自动三态。
CY7C1523KV18
Q
[17:0]
输入 -
同步读/写输入。
当LD为低时，该输入指定的访问类型（读时
同步R / W为高电平，写当R / W为低电平）加载地址。 R / W必须满足建立和保持时间
围绕K的边缘
输入时钟
正向输入时钟的输出数据。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间在板上
回控制器。看
第7页上的应用实例
对于进一步的细节。
负输入时钟的输出数据。
C被结合使用C至时钟输出从读数据
该设备。 C和C可以一起使用，以校正倾斜的各种装置的飞行时间在板上
回控制器。看
第7页上的应用实例
对于进一步的细节。
正向输入时钟输入。
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[x:0]
在单时钟模式下。所有访问都在上升开始
K的边缘
负输入时钟输入。
K被用于捕获同步的输入被提供给该装置，并
开车出的数据通过Q
[x:0]
在单时钟模式下。
CQ引用相对于℃。
这是一个自由运行的时钟和同步于输入时钟
为DDR II的输出数据（C）。在单时钟模式下， CQ相对于K的定时生成
为回波时钟显示在
开关第20页上的特点。
CQ引用相对于℃。
这是一个自由运行的时钟和同步于输入时钟
为DDR II的输出数据（C）。在单时钟模式下， CQ相对于K的定时生成
为回波时钟显示在
开关第20页上的特点。
输出阻抗匹配输入。
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ，CQ，和Q
[x:0]
输出阻抗为0.2 × RQ 。其中，RQ是一个电阻
ZQ与接地之间。可选地，该管脚可被直接连接到V
DDQ
，这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
PLL关闭
低电平有效。
此引脚连接到地关断器件内部的PLL 。该
在PLL定时关闭的操作不同于那些本数据表中列出。对于正常操作，
该引脚连接到一个上拉过一个10千欧或以下拉电阻。该器件会以DDR -I
模式时， PLL被关闭。在这种模式下，该设备可以在高达的频率进行操作
167 MHz的DDR -I时机。
BWS
0
,
BWS
1
A
Q
[x:0]
读/写
C
C
输入时钟
K
输入时钟
K
CQ
输入时钟
回波时钟
CQ
回波时钟
ZQ
输入
DOFF
输入
文件编号： 001-00438修订版* L
第28 5
