DAC8420
工作原理
介绍
该DAC8420是一款四通道，电压输出12位DAC，具有串行
数字输入可从5 V单电源供电的。该
简单的串行接口可以直接连接到
最流行的微处理器和微控制器和CAN
从± 15 V操作时，接受在10 MHz的时钟速率数据
耗材。独特的电压基准的结构保证了最大
通过允许用户利用DAC的输出分辨率
设置电源中的零刻度和满量程输出电平
轨。的模拟电压输出被充分缓冲，并是
能够驱动一个2 kΩ的负载。在输出干扰脉冲
主要的代码转换是非常低的64 nV-s表示（典型值） 。
使用CLR和CLSEL
的清除（ CLR）的控制，用户可以执行一个异步
异步的复位功能。断言CLR加载所有四个DAC
数据字寄存器，迫使DAC输出要么为零
规模（ 0x000的）或中间电平（为0x800 ），取决于状态
CLSEL如表6所示。将澄清的功能是异步
和完全独立的CS 。当CLR返回高电平时，
DAC输出的复位值保持锁定状态，直到LD是
选通，重装个别DAC数据字寄存器
与任一现有的在串行输入保持的数据寄存器
复位或通过串行接口加载新数据。
表7. DAC地址字译码表
A1
0
0
1
1
A0
0
1
0
1
DAC解决的
DAC A
DAC B
DAC
DAC
数字接口操作
该DAC8420的串行输入，包括CS ，SDI和的
LD，可轻松连接到各种各样的微处理器的串行的
端口。 CS为低时，数据呈现给输入SDI是
移入的内部串行至并行移位寄存器
上升时钟边沿，地址MSB在前， LSB数据
最后，如表6所示，并在时序图（图2） 。
的数据格式，如表8所示，是DAC的地址的两个位
和两个不在乎填充比特，接着的12位DAC数据 -
字。一旦串行数据字的全部16位都被输入，
负载控制LD被选通的字是平行移
出到内部数据总线。这两个地址位被解码
及用于路由的12位数据字到适当的DAC
数据寄存器（参见应用部分） 。
编程模拟输出
该DAC8420的独特差分基准结构
允许用户精确地调整输出电压范围，以
该应用程序的需要。与其花DAC分辨率的
灰上邻近的正或负轨的未使用区域，在
DAC8420允许用户确定的上和
的模拟输出电压范围下限值。因此，如图
在表9和图30中的DAC A至DAC， D中的输出
VREFHI和VREFLO之间的范围，在规定的限值
在规格部分。另请注意， VREFHI必须
比VREFLO更大。
V
DD
2.5V MIN
V
VREFHI
CS和CLK的正确操作
在表6中，控制管脚的CLK和CS需要某种关注
在数据装入周期。因为这两个输入被馈送到
相同的逻辑或门，操作实际上是相同的。用户
必须小心操作它们。因此，避免打卡
假数据位。在时序图中， CLK必须停止高
或CS必须是最后一个高部分时带来的高
下面CLK的上升沿，在最后一个数据位锁存。
否则，附加的上升沿被CS上升产生
而CLK为低电平，引起CS充当时钟和允许
虚假的数据位为串行输入寄存器。必须在同一问题
也可以在数据加载序列的开始考虑。
0xFFF
2.5V MIN
1 LSB
0x000
V
VREFLO
0V MIN
V
SS
-10V MIN
图30.输出电压范围编程
表8 。
（第一）
B0
B1
B2
B3
A1
A0
NC
NC
-address字处理
B4
D11
（MSB）
B5
D10
B6
D9
B7
D8
B8
D7
B9
B10
B11
D6
D5
D4
-DAC数据字处理
B12
D3
B13
D2
B14
D1
（上）
B15
D0
（ LSB ）
版本B |第14页24
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