DAC8420
表6.控制功能逻辑表
CLK
1
NC
2
NC
2
NC
2
↑
低
高
高
NC
2
1
2
CS
1
高
高
高
低
↑
NC （ ↑ ）
2
NC
2
高
LD
高
高
高
高
高
↓
低
高
CLR
低
低
↑
高
高
高
高
高
CLSEL
高
低
高/低
NC
2
NC
2
NC
2
NC
2
NC
2
串行输入移位寄存器
没有变化
没有变化
没有变化
班注册一个位
班注册一个位
没有变化
没有变化
没有变化
DAC寄存器A到DAC寄存器
加载中量程值（为0x800 ）
负载零刻度值（量0x000 ）
锁存器值
没有变化
没有变化
加载串行数据字
3
透明
4
没有变化
CLK和CS是可互换的。
NC =不在乎。
3
回到CS为高电平时CLK为高电平避免串行输入数据的额外虚假的时钟。 CLK和CS是可互换的。
4
不要在时钟的串行数据，而LD低。
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