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ADC07D1520
30194155
采用LM6555直流耦合输入的图13例
In
图13中的
R
ADJ-
和R
ADJ +
用于调节所述差分偏移可在ADC的输入端V被测量
IN +
和V
IN-
同
该LMH6555的输入端接于地，如图所示，但不驱动，并与没有R
ADJ
电阻存在。未经调整的积极
参考到V偏移
IN-
大于| 15mV的|应减少与在R的电阻器
ADJ-
位置。同样，未调整
参考到V负偏移
IN-
大于| 15mV的|应减少与在R的电阻器
ADJ +
位置。
表9
给
建议
ADJ-
和R
ADJ +
各种未经调整差分偏移值，以使V
IN +
和V
IN-
胶印回内
|15mV|.
表9.电阻值偏移调整
未经调整的偏移读
0mV至10mV的
11mV至30mV
31mV至50mV
51mV至为70mV
71mV到90MV
91mV至仅为110mV
电阻值
无电阻需要
20.0k
10.0k
6.81k
4.75k
3.92k
2.2.3超出范围指示
当转换结果被裁剪时，超出范围（ OR）的输出被激活，使得OR +变为高电平， OR-变低。这
输出是活动的，只要对总线的任一个或两者的准确数据将是为00h到FFh的范围之外。当该装置
被编程以提供第二DCLK的输出时，或信号变得DCLK2 。请参阅
1.4寄存器描述。
2.2.4满量程输入范围
如同所有的A / D转换器，输入范围是由ADC的参考电压的值来确定。的参考电压
该ADC07D1520从内部的带隙基准而得。因此，FSR引脚控制的有效参考电压
ADC07D1520使得差分满量程输入范围的模拟输入与FSR引脚正常幅度较高，或
与FSR引脚为低电平，减少的幅度;看到V
IN
在转换器的电气特性。与FSR高得到最佳的信噪比，
但更好的失真和SFDR都与FSR引脚为低电平获得。的LMH6555
图13
适用于任何全量程范围。
2.3时钟输入
该ADC07D1520具有差分LVDS时钟输入， CLK +和CLK- ，这必须被驱动用的交流耦合差分时钟
信号。虽然ADC07D1520测试其性能可保证用差1.5 GHz的时钟，它通常会
与输入时钟频率范围内运作良好;详见F
CLK
（分钟）和f
CLK
（最大值） ，在转换器的电气特性。时钟
输入在内部终止与偏见。输入时钟信号必须进行电容耦合到所述时钟管脚作为指示
图14 。
操作到在转换器的电气特性的指示的采样率通常是可能的，如果最大环境
温度显示不超标。工作在比表示对于给定的环境温度较高的采样率可
导致降低了设备的可靠性和产品寿命。这是由于较高的功率消耗，并在模具温度
高采样率。同样重要的可靠性是适当的热管理。看
2.6.2热管理。
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