位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第203页 > ADC07D1520CIYB > ADC07D1520CIYB PDF资料 > ADC07D1520CIYB PDF资料1第37页
ADC07D1520
1.5多ADC同步
该ADC07D1520具有精确复位其采样时钟输入到DCLK的输出关系的能力如由测定
用户提供的DCLK_RST脉冲。这使得多个ADC的系统中有自己的DCLK （和数据）在输出过渡
同时相对于所述共享CLK输入，所有这些ADC用于采样。
该DCLK_RST信号必须遵守的一些时序要求中显示的
图7 ，图8中
和
图9
时间安排
图。该DCLK_RST脉冲必须是一个最小宽度和它的无效边缘必须遵守的建立和保持时间与
对于CLK输入的上升沿。这些时序规范列为吨
PWR
, t
RS
和T
RH
在转换器的电气煤焦
Cucumis Sativus查阅全文。
该DCLK_RST信号可以异步置位输入时钟。如果DCLK_RST是断言，在DCLK输出的召开
指定的状态。在DCLK是在复位期间举行的状态由操作（ SDR或DDR ）的模式决定
和输出边沿配置引脚或位的设置。 （参考
图7 ，图8中
和
图9
在DCLK复位状态
条件） 。因此，根据当DCLK_RST信号被断言时，有可能是一个窄脉冲在DCLK的线
在此复位事件。当DCLK_RST信号被解除断言在与CLK的上升沿同步，有三个或
系统的延迟和下一个CLK的下降沿的4 CLK的周期同步的DCLK的输出与其他ADC07D1520s的
在系统中。 DCLK的输出是一个恒定的延迟（相对于输入时钟频率），其等于后再次启用
CLK输入DCLK输出延迟（T
OD
） 。该设备始终表现出正常操作该延迟特性。用户具有
使用单端DCLK_RST信号的选择，但差DCLK_RST强烈建议，由于其优越的时机
特定连接的阳离子。
如图
图7 ，图8 ，
和
图9
在时序图中，有一个从DCLK_RST到的无效的延迟
再现DCLK的，它等于延迟加吨数CLK的周期
OD
。需要注意的是DCLK_RST的无效不
锁定，直到CLK的下一个下降沿。为1：2解复用0°模式，有延迟的4 CLK的周期;所有其它模式下，有
有延迟三个CLK周期。
如果该装置没有被编程为允许DCLK的连续运行， DCLK，将在校准周期变得不活跃。因此，
强烈建议DCLK只能作为一个数据采集时钟，而不是作为一个系统时钟。
该DCLK_RST引脚不应被拉高，而校准进程正在运行（而CalRun为高） 。这样做可能
引起故障的数字电路，导致腐败的校准和无效。
1.6 ADC测试模式
为了帮助在系统调试时， ADC07D1520具有提供一个测试图案，在这四个输出端口完全不知疲倦的能力
悬垂输入信号。 ADC被脱开，测试图形发生器被连接到输出端，包括或+/- 。该
测试图案的输出是在DES模式和非DES的模式是相同的。每个端口都有一个7位的字，与1的和0的交替
如在所描述的
表6
和
表7中。
表6.按输出端口测试模式
在1：2解复用模式
时间
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
Qd
00h
7Fh
00h
7Fh
00h
00h
7Fh
00h
7Fh
00h
00h
...
Id
01h
7Eh
01h
7Eh
01h
01h
7Eh
01h
7Eh
01h
01h
...
Q
01h
7Eh
01h
7Eh
01h
01h
7Eh
01h
7Eh
01h
01h
...
I
02h
7Dh
02h
7Dh
02h
02h
7Dh
02h
7Dh
02h
02h
...
OR
0
1
0
1
0
0
1
0
1
0
0
...
图案
序列N + 2
图案
顺序
n+1
图案
顺序
n
评论
与编程到非解复用模式中的一部分，测试图案的订单将被如上述
表7中。
版权所有1999-2012 ，德州仪器
37
