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LMK04906
18.7.2数字锁定检测
PLL1 DLD ， PLL2 DLD和PLL1 PLL2 +可选择在一定的输出引脚。看
第18.6.3数字锁定检测
为
更多的信息。
18.7.3缓缴状态
表示该设备处于保持模式。看
第18.5节保持模式
了解更多信息。
18.7.4 DAC
各种标志的DAC进行监控，包括锁定DAC ， DAC铁， DAC低，和DAC高。
当PLL1调谐电压超过阈值低， DAC低断言。当PLL1调谐电压穿越高
阈值时， DAC高断言。当任一DAC低或高的DAC被置位， DAC铁也将有效。
DAC锁定为有效时EN_Track = 1和DAC密切跟踪PLL1调谐电压。
18.7.5 PLL分频输出
PLL分频输出的调试未能锁定问题非常有用。它允许用户以测量频率的PLL的输入端
领取。的PLL1_R ， PLL1_N ， PLL2_R和PLL2_N输出脉冲的相位检测器速率的设置。的设置
PLL1_R / 2， PLL1_N / 2， PLL2_R / 2，和PLL2_N / 2输出一个占空比为50％的波形的一半相位检测器速率。
18.7.6 CLKinX_LOS
信号指示灯的时钟输入丢失LOS时启用断言（第
19.12.2 EN_LOS ）
和时钟不再检测
通过超时阈值作为所定义的输入，
第19.12.1 LOS_TIMEOUT 。
18.7.7 CLKinX选择
如果这个时钟是当前选定的/活动的时钟，该引脚将被置位。
18.7.8 MICROWIRE回读
回读数据可以在任何引脚可编程为回读模式输出。有关回读查看更多信息
19.3节
回读。
18.8 VCO
集成的VCO使用频率校准例程时，寄存器R30被编程为VCO锁定到目标频率。
寄存器R30包含PLL2_N寄存器。
时的频率校准的PLL2_N_CAL值来代替PLL2_N ，这允许0延迟模式有一个单独的
PLL2 N值的VCO频率校准和正常运行。
18.9时钟分配
18.9.1固定数字延时
本节讨论的固定数字延迟和相关寄存器的根本，了解数字延迟和动态
数字延迟。
时钟输出可能会延迟或达517.5时钟分配路径周期相互推进。通过编程
从4.5到522的时钟分配路径周期数字延迟值，从0到517.5周期的相对时钟输出延迟来实现的。
该CLKoutX_DDLY （5至522 ）和CLKoutX_HS （-0.5或0）寄存器中设置的数字延迟所示
表5 。
表5.可能的数字延迟值
CLKoutX_DDLY
5
5
6
6
7
7
...
520
521
521
522
522
CLKoutX_HS
1
0
1
0
1
0
...
0
1
0
1
0
DIGITAL DELAY
4.5
5
5.5
6
6.5
7
...
520
520.5
521
521.5
522
注意：
数字延迟值只需要在一个sync事件的影响，如果NO_SYNC_CLKoutX位清零该时钟输出
放。
SEE
第18.9.2时钟输出同步（ SYNC ）
了解更多信息。
数字延迟的分辨率由时钟分配路径的频率来确定。时钟分配路径是输出
模式MUX1 （图
6).
数字延迟的最佳分辨率由绕过VCO分频器实现的。
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