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18.6.3数字锁定检测

无论PLL1和PLL2支持数字锁定检测。数字锁定检测比较的参考路径（ R）和之间的相

PLL的反馈路径（N）。当时间误差，这是相位误差，在两个信号之间是否小于指定的窗口

尺寸（ ε ）锁定检测计数递增。当锁定检测计数达到用户指定的值锁定检测被认定属实。

一旦数字锁定检测是真实的，指定窗口外的单相比较，会导致数字锁定检测被认定

假的。这示于

图13 。

增量锁定检测计数功能的功能作为数字滤波器，以确保锁定检测，则不能断言仅一个短暂的时间

当R和N的相位指定的容差为初始相位锁定时仅一个短暂的时间内。

数字锁定检测信号可在Status_LD或Status_Holdover引脚进行监控。所述销可以被编程为输出

锁定的状态进行检测PLL1 ， PLL2 ，或两者PLL1和PLL2 。

SEE

第20.6条数字锁定检测频率精度

关于对寄存器进行编程的详细信息

为实现一特定频率的精度以ppm锁定检测。

数字锁定检测特征也可以与故障保持用于自动退出保持模式。看

第18.5缓缴

模式

获取更多信息。

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图13.数字锁定检测流程图

18.7状态引脚

该Status_LD ， Status_HOLDOVER ， Status_CLKin0 ， Status_CLKin1 ，和SYNC / Status_CLKin2管脚可被编程到输出

放的各种信号，用于指示各种状态，如数字锁定检测，保存，数的DAC的指标，和几个锁相环

分频器输出。

18.7.1逻辑低

这是一个简单而变化的输出。与_MUX注册输出组合，此输出可高低之间切换。有用

确认MICROWIRE编程或作为通用IO 。

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