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LMK04906
18.9.2.1强夯编程DIGITAL DELAY
要使用设置SYNC_QUAL = 1这会导致同步脉冲的动态数字延时同步资格由合格
时钟输出，使得从时钟输出过渡指定时间后的同步事件发生。这允许相对于调整
的实时无或时钟输出的最小中断时钟输出相位。因此，长期的动态数字延迟。
注意，改变一个时钟输出的相位，需要随时改变的时钟输出的相位的变化率和
因此，根据定义的结果，在信号的频率的失真。
如果没有符合条件的SYNC与输出时钟，新的同步时钟会有一个随机的和未知的数字延迟
（或相位）相对于时钟输出没有被同步。
绝对与相对的动态数字延时
用于SYNC资格的时钟选择与反馈MUX （ FEEDBACK_MUX ） 。
如果通过反馈多路复用器选择的时钟具有其NO_SYNC_CLKoutX = 1，则一个
绝对的动态数字延迟
调整
将在sync事件和反馈时钟的数字延迟执行
不会
进行调整。
如果通过反馈多路复用器选择的时钟具有其NO_SYNC_CLKoutX = 0，则一个自引用或
相对动态的数字
延迟
调整将在sync事件和反馈时钟的数字延迟执行
将
进行调整。
时钟与NO_SYNC_CLKoutX = 1总是运行而不中断。
动态数字延迟和0延时模式
当使用一个0延迟模式
绝对
动态数字延迟建议。运用
相对的
动态数字延迟了0延迟
模式可能会导致所调整的时钟也被用于0延迟反馈可能会导致PLL1该瞬时时钟损失
DLD越来越低。这可能导致在保持模式下，这取决于设备的配置被激活。
SYNC和最小步长
最小步长调整为数字延迟半个时钟分配路径循环。这是通过使用CLKoutX_HS实现
位。该CLKoutX_HS位的改变效果是立竿见影的，而无需同步。要使用CLKoutX_DDLY转向数字延迟
必须对变化产生的同步信号生效。
编程概述
以动态地调整数字延迟相对于现有的时钟输出的设备应编程如下：
设置SYNC_QUAL = 1的时钟输出资格。
设置CLKout2_PD = 0所需的SYNC_QUAL = 1的正常运行。
设置EN_FEEDBACK_MUX = 1 ，使反馈缓冲器。
设置FEEDBACK_MUX到新的同步时钟将通过合格的时钟输出。
设置NO_SYNC_CLKoutX = 1的输出时钟，将继续在SYNC活动期间来操作。没有中断
对这些时钟输出。
—
如果FEEDBACK_MUX选择的时钟输出与NO_SYNC_CLKoutX = 1，则
绝对的动态数字延迟
is
进行。
—
如果FEEDBACK_MUX选择的时钟输出与NO_SYNC_CLKoutX = 0，则自引用或
相对动态的数字
延迟
被执行。
该SYNC_EN_AUTO位可以被设置为使一个SYNC事件开始时，寄存器R0至R5的编程。自动同步
特征是一个方便，因为不需要应用通过切换SYNC_POL_INV位手动断言同步
或SYNC引脚改变数字延迟时。然而，在下列条件下一个特殊的编程序列是
如果需要SYNC_EN_AUTO = 1 ：
—
该CLKoutX_DDLY值在编程的寄存器被设置为13或更多。
在下列条件的SYNC_EN_AUTO必须= 0 ：
—
如果应用程序需要半个时钟分配路径循环的在一个数字延迟分辨率
相对的
动态数字延迟
模式，因为HS位必须按固定
表8
对于一个合格的时钟。
内部动态数字延时时序
动态调整数字延迟一个SYNC必须发生。一旦SYNC是由输出时钟合格， 3个周期后的内
会发生1次脉冲。单触发脉冲的宽度为3个周期。这个内部1次脉冲会导致输出关闭
再回到上一个固定的延迟相对于所述资格时钟的下降沿。这允许动态调整
的数字延迟相对于输出时钟。
合格的同步时序示于
图16
绝对动态数字延迟和
图17
相对动态的数字延迟。
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