高速串行接口（ HSSI ）
图23
显示串行解串器参考时钟连接参考电路为一个单端时钟驱动器。
它假定的时钟驱动器的DC电平兼容设备的串行解串器参考时钟
输入的DC要求。
单端
CLK驱动芯片
共50个
Ω.
假设时钟驱动器的
输出阻抗是约16个
Ω.
33
Ω
CLK_OUT
SD_REF_CLK
50
Ω
MPC8308
时钟驱动器
100
Ω
差分电路板走线
SerDes的参考价值。
CLK接收器
50
Ω
SD_REF_CLK
50
Ω
图23.单端连接（仅供参考）
10.2.4
对于串行解串器参考时钟的交流需求
选择的时钟驱动器应该提供低相位噪声高质量的参考时钟和
周期到周期抖动。相位噪声小于100千赫可以由PLL和数据恢复环路进行跟踪和
少的问题。高于15 MHz的相位噪声由PLL过滤。最棘手的相位噪声
发生在1-15 MHz范围内。时钟驱动器的源阻抗应为50
Ω
要匹配
传输线和降低反射，它们是噪声对系统的来源。
表32
介绍了一些AC参数PCI Express协议。
表32.串行解串器参考时钟AC参数
在与XCOREVDD = 1.0V ± 5 ％推荐工作条件
参数
上升沿率
下降沿率
差分输入高电压
差分输入低电压
符号
上升边沿速率
秋季边沿速率
V
IH
V
IL
民
1.0
1.0
+200
—
最大
4.0
4.0
—
–200
单位
V / ns的
V / ns的
mV
mV
笔记
2, 3
2, 3
2
2
MPC8308的PowerQUICC II Pro处理器硬件规格，第2版
飞思卡尔半导体公司
33
