21位解串器，具有可编程

扩频和直流平衡

MAX9242/MAX9244/MAX9246/MAX9254

高频瓷

表面贴装电容器

MAX9209/MAX9213

TXOUT

7

(7 + 2):1

R

O

R

T

100Ω

RXIN

MAX9242/MAX9244/MAX9246/MAX9254

1:(9 - 2)

+ FIFO

7

7

TXIN

(7 + 2):1

100Ω

1:(9 - 2)

+ FIFO

7

RXOUT

7

(7 + 2):1

100Ω

1:(9 - 2)

+ FIFO

7

PWRDWN

PLL

TXCLK IN

TXCLK OUT

21 ： 3串行器

RXCLK IN

100Ω

PLL1 +

SSPLL

PWRDWN

RXCLK OUT

3:21解串器

图20.每个链接四个电容，交流耦合，直流平衡模式

链接上电排序

推荐链接的上电顺序是电源

串行器，等到串行器PLL锁，

然后通电解串器。该过程可以防止

看见一个无驱动或不稳定的解串器

输入开机的时候。

表面贴装陶瓷0.1μF和0.001μF电容

平行如靠近器件成为可能，与

最小电容值最接近的电源引脚。

电缆和连接器

互连的LVDS通常具有差动阻抗

ANCE 100Ω的。使用的电缆和具有连接器

匹配的差分阻抗，以减少阻抗

不连续。

双绞线和屏蔽双绞线电缆提供

卓越的信号质量相比，带状电缆和

倾向于产生较少电磁干扰由于磁场cancel-

荷兰国际集团的影响。平衡电缆拿起噪音共同

模式，这是由LVDS接收器拒绝。

PWRDWN

主动

PWRDWN

低电平时，输出高阻抗

ANCE ，停止PLL ，并降低电源电流

50μA或更小。驾驶

PWRDWN

高驱动输出

为低电平，直到PLL锁定。两解串器的输出

可以汇流排以形成一个2： 1复用器的输出CON-

通过受控

PWRDWN 。

等待禁用一个的100ns的

解串器（驱动

PWRDWN

低点）和使

第二个（驱动

PWRDWN

高点） ，以避免CON-

张力的汇流排输出。

电路板布局

保持LVTTL / LVCMOS输出和LVDS输入信

的NAL分离，以防止串扰。四层PC

板与电源，地，LVDS单独的层

输入端，和数字信号被推荐。布局PC

电路板布线为100Ω差分阻抗特性

ANCE 。迹尺寸取决于类型

19

电源旁路

有独立的片上电源域数字

电路，输出，PLL和LVDS输入。每个旁路

V

CC

, V

CCO

， PLLV

CC

和LVDSV

CC

以高频率，

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