0
R
XCR3512XL ： 512宏单元CPLD
0
14
DS081 （ V1.2 ） 2001年9月4日
先期产品技术说明
特点
功耗最低的512宏单元CPLD
7.5 ns的引脚对引脚的逻辑延迟
系统频率高达127 MHz的
512个宏单元的12,800可用门
可在小型封装
- 208引脚PQFP （ 180个用户I / O）
- 256球FBGA （ 212个用户I / O）
- 324球FBGA （ 260个用户I / O）
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- FZP CMOS设计技术
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 多达23个时钟提供每个功能块
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至3.6V的电源电压为工业级电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
描述
该XCR3512XL是针对一个3.3V ， 512宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。共有32个功能块提供
12800可用门。引脚至引脚传输延时
7.5纳秒为127 MHz的最大系统频率。
TotalCMOS 设计技术
快速零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
图1
和
表1
显示我
CC
与频率我们
XCR3512XL TotalCMOS CPLD （取32个数据
上/下，可装载的16位计数器在3.3V ， 25 ° C） 。
140
120
100
典型的ICC （MA ）
80
60
40
20
0
0
20
40
60
80
100
120
140
160
频率（MHz）
DS024_01_112700
图1：
XCR3512XL典型I
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
频率（MHz）
典型的我
CC
（MA ）
0
待定
1
待定
10
待定
20
待定
40
待定
60
待定
80
待定
100
待定
120
待定
140
待定
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
XCR3512XL ： 512宏单元CPLD
R
DC电气特性在推荐工作条件
(1)
符号
V
OH(2)
参数
输出高电压
测试条件
V
CC
= 3.0V至3.6V ，我
OH
= -8毫安
V
CC
= 2.7V至3.0V ，我
OH
= -8毫安
I
OH
= –500
A
V
OL
I
IL
I
IH
I
CCSB
I
CC
C
IN
C
CLK
C
I / O
输出低电压
输入漏电流
I / O高阻泄漏电流
待机电流
动态电流
(4,5)
输入引脚电容
(6)
时钟输入电容
(6)
I / O引脚的电容
(6)
I
OL
= 8毫安
V
IN
= GND或V
CC
V
IN
= GND或V
CC
V
CC
= 3.6V
F = 1 MHz的
F = 50MHz的
F = 1 MHz的
F = 1 MHz的
F = 1 MHz的
分钟。
2.4
2.0
(3)
90% V
CC
-
–10
–10
-
-
-
-
5
-
马克斯。
-
-
-
0.4
10
10
100
待定
待定
8
12
10
单位
V
V
V
V
A
A
A
mA
mA
pF
pF
pF
注意事项：
1.见XPLA3系列数据表（ DS012 ）的推荐工作条件
2.见
图2
为XPLA3系列的输出驱动特性。
3.此参数通过设计和特性保证，而不是测试。
4.查看
表1，图1
为典型值。
5.用16位测量该参数，可装载向上/向下计数器加载到每个功能块中，与所有输出禁用和
卸载。输入连接到V
CC
或地面。此参数通过设计和特性保证，未经测试。
6.典型值，未经测试。
2
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先期产品技术说明
R
XCR3512XL ： 512宏单元CPLD
100
90
80
70
60
I
OL
(3.3V)
mA
50
40
30
20
10
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
I
OH
(2.7V)
I
OH
(3.3V)
伏
DS012_10_041901
图2：
典型的I / V曲线的XPLA3系列
AC电气特性在推荐工作条件
(1,2)
-7
符号
T
PD1
T
PD2
T
CO
T
SUF(4)
T
SU(4)
T
H(4)
T
WLH(4)
Tt
PLH(4)
T
R(4)
T
L(4)
f
SYSTEM(4)
T
CONFIG(4)
T
INIT(4)
T
POE(4)
T
POD(4)
T
PCO(4)
T
PAO （4）
参数
传播延迟时间（单P -项）
传播延迟时间（或数组）
(3)
时钟输出（全球同步引脚的时钟）
建立时间快
建立时间
保持时间
全局时钟脉冲宽度（高或低）
P-术语时钟脉冲宽度
输入上升时间
输入下降时间
最大系统频率
配置时间
(5)
ISP初始化时间
P-长期OE输出使能
P-长期OE为输出禁用
(6)
P-长期时钟输出
P-术语置位/复位到输出有效
分钟。
马克斯。
分钟。
-
-
-
3.5
6.5
0
4.0
6.0
-
-
-
-
-
-
-
-
-
-10
马克斯。
9.0
10.0
5.8
-
-
-
-
-
20
20
97
待定
待定
11.0
11.0
10.3
11.0
分钟。
-
-
-
3.5
7.9
0
5.0
7.5
-
-
-
-
-
-
-
-
-
-12
马克斯。
10.8
12.0
6.9
-
-
-
-
-
20
20
77
待定
待定
13.0
13.0
12.4
13.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
兆赫
s
s
ns
ns
ns
ns
注意事项：
1.规格测量一个输出开关。
2.见XPLA3系列数据表（ DS012 ）的推荐工作条件。
3.请参阅
图4
为降额。
4.这些参数由设计和/或特性保证，而不是测试。
在配置过程中5.典型电流消耗为12毫安3.6V 。
6.输出C
L
= 5 pF的。
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XCR3512XL ： 512宏单元CPLD
R
内部时序参数
(1,2)
-7
符号
缓冲延迟
-10
马克斯。
分钟。
马克斯。
分钟。
-12
马克斯。
单位
参数
分钟。
T
IN
T
鳍
T
GCK
T
OUT
T
EN
T
LDI
T
SUI
T
HI
T
ECSU
T
回声
T
COI
T
AOI
T
RAI
T
LOGI1
T
LOGI2
T
F
T
LOGI3
T
UDA
T
SLEW
输入缓冲延迟
快速输入缓冲延迟
全局时钟缓冲器延迟
输出缓冲延迟
输出缓冲区启用/禁用延迟
-
-
-
-
-
3.3
3.8
1.3
3.2
5.2
-
-
-
-
-
4.0
3.8
1.5
3.8
6.0
ns
ns
ns
ns
ns
内部寄存器和组合延误
透明锁存器延迟
注册建立时间
注册保持时间
寄存器时钟使能建立时间
寄存器时钟使能保持时间
寄存器时钟到输出延迟
注册异步。 S / R ，以输出延迟
注册异步。恢复
内部逻辑延时（单P -项）
内部逻辑延时（ PLA或任期）
-
1.0
5.5
2.5
4.5
-
-
-
-
-
1.6
-
-
-
-
1.3
2.0
7.0
2.5
3.5
-
1.2
6.7
3.0
5.5
-
-
-
-
-
2.0
-
-
-
-
1.6
2.2
8.0
3.0
4.2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
反馈延迟
ZIA延迟
-
4.5
-
6.0
ns
时间加法器
折返NAND延迟
通用延时
压摆率限制延迟
-
-
-
2.5
2.8
5.0
-
-
-
3.0
3.5
6.0
ns
ns
ns
注意事项：
1，这些参数由设计和/或特性保证，而不是测试。
2.见XPLA3系列数据表（ DS012 ）的时序模型。
4
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0
R
XCR3512XL ： 512宏单元CPLD
0
14
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先期产品技术说明
特点
功耗最低的512宏单元CPLD
7.5 ns的引脚对引脚的逻辑延迟
系统频率高达127 MHz的
512个宏单元的12,800可用门
可在小型封装
- 208引脚PQFP （ 180个用户I / O）
- 256球FBGA （ 212个用户I / O）
- 324球FBGA （ 260个用户I / O）
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- FZP CMOS设计技术
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 多达23个时钟提供每个功能块
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至3.6V的电源电压为工业级电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
描述
该XCR3512XL是针对一个3.3V ， 512宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。共有32个功能块提供
12800可用门。引脚至引脚传输延时
7.5纳秒为127 MHz的最大系统频率。
TotalCMOS 设计技术
快速零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
图1
和
表1
显示我
CC
与频率我们
XCR3512XL TotalCMOS CPLD （取32个数据
上/下，可装载的16位计数器在3.3V ， 25 ° C） 。
140
120
100
典型的ICC （MA ）
80
60
40
20
0
0
20
40
60
80
100
120
140
160
频率（MHz）
DS024_01_112700
图1：
XCR3512XL典型I
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
频率（MHz）
典型的我
CC
（MA ）
0
待定
1
待定
10
待定
20
待定
40
待定
60
待定
80
待定
100
待定
120
待定
140
待定
2001 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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XCR3512XL ： 512宏单元CPLD
R
DC电气特性在推荐工作条件
(1)
符号
V
OH(2)
参数
输出高电压
测试条件
V
CC
= 3.0V至3.6V ，我
OH
= -8毫安
V
CC
= 2.7V至3.0V ，我
OH
= -8毫安
I
OH
= –500
A
V
OL
I
IL
I
IH
I
CCSB
I
CC
C
IN
C
CLK
C
I / O
输出低电压
输入漏电流
I / O高阻泄漏电流
待机电流
动态电流
(4,5)
输入引脚电容
(6)
时钟输入电容
(6)
I / O引脚的电容
(6)
I
OL
= 8毫安
V
IN
= GND或V
CC
V
IN
= GND或V
CC
V
CC
= 3.6V
F = 1 MHz的
F = 50MHz的
F = 1 MHz的
F = 1 MHz的
F = 1 MHz的
分钟。
2.4
2.0
(3)
90% V
CC
-
–10
–10
-
-
-
-
5
-
马克斯。
-
-
-
0.4
10
10
100
待定
待定
8
12
10
单位
V
V
V
V
A
A
A
mA
mA
pF
pF
pF
注意事项：
1.见XPLA3系列数据表（ DS012 ）的推荐工作条件
2.见
图2
为XPLA3系列的输出驱动特性。
3.此参数通过设计和特性保证，而不是测试。
4.查看
表1，图1
为典型值。
5.用16位测量该参数，可装载向上/向下计数器加载到每个功能块中，与所有输出禁用和
卸载。输入连接到V
CC
或地面。此参数通过设计和特性保证，未经测试。
6.典型值，未经测试。
2
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先期产品技术说明
R
XCR3512XL ： 512宏单元CPLD
100
90
80
70
60
I
OL
(3.3V)
mA
50
40
30
20
10
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
I
OH
(2.7V)
I
OH
(3.3V)
伏
DS012_10_041901
图2：
典型的I / V曲线的XPLA3系列
AC电气特性在推荐工作条件
(1,2)
-7
符号
T
PD1
T
PD2
T
CO
T
SUF(4)
T
SU(4)
T
H(4)
T
WLH(4)
Tt
PLH(4)
T
R(4)
T
L(4)
f
SYSTEM(4)
T
CONFIG(4)
T
INIT(4)
T
POE(4)
T
POD(4)
T
PCO(4)
T
PAO （4）
参数
传播延迟时间（单P -项）
传播延迟时间（或数组）
(3)
时钟输出（全球同步引脚的时钟）
建立时间快
建立时间
保持时间
全局时钟脉冲宽度（高或低）
P-术语时钟脉冲宽度
输入上升时间
输入下降时间
最大系统频率
配置时间
(5)
ISP初始化时间
P-长期OE输出使能
P-长期OE为输出禁用
(6)
P-长期时钟输出
P-术语置位/复位到输出有效
分钟。
马克斯。
分钟。
-
-
-
3.5
6.5
0
4.0
6.0
-
-
-
-
-
-
-
-
-
-10
马克斯。
9.0
10.0
5.8
-
-
-
-
-
20
20
97
待定
待定
11.0
11.0
10.3
11.0
分钟。
-
-
-
3.5
7.9
0
5.0
7.5
-
-
-
-
-
-
-
-
-
-12
马克斯。
10.8
12.0
6.9
-
-
-
-
-
20
20
77
待定
待定
13.0
13.0
12.4
13.0
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
兆赫
s
s
ns
ns
ns
ns
注意事项：
1.规格测量一个输出开关。
2.见XPLA3系列数据表（ DS012 ）的推荐工作条件。
3.请参阅
图4
为降额。
4.这些参数由设计和/或特性保证，而不是测试。
在配置过程中5.典型电流消耗为12毫安3.6V 。
6.输出C
L
= 5 pF的。
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XCR3512XL ： 512宏单元CPLD
R
内部时序参数
(1,2)
-7
符号
缓冲延迟
-10
马克斯。
分钟。
马克斯。
分钟。
-12
马克斯。
单位
参数
分钟。
T
IN
T
鳍
T
GCK
T
OUT
T
EN
T
LDI
T
SUI
T
HI
T
ECSU
T
回声
T
COI
T
AOI
T
RAI
T
LOGI1
T
LOGI2
T
F
T
LOGI3
T
UDA
T
SLEW
输入缓冲延迟
快速输入缓冲延迟
全局时钟缓冲器延迟
输出缓冲延迟
输出缓冲区启用/禁用延迟
-
-
-
-
-
3.3
3.8
1.3
3.2
5.2
-
-
-
-
-
4.0
3.8
1.5
3.8
6.0
ns
ns
ns
ns
ns
内部寄存器和组合延误
透明锁存器延迟
注册建立时间
注册保持时间
寄存器时钟使能建立时间
寄存器时钟使能保持时间
寄存器时钟到输出延迟
注册异步。 S / R ，以输出延迟
注册异步。恢复
内部逻辑延时（单P -项）
内部逻辑延时（ PLA或任期）
-
1.0
5.5
2.5
4.5
-
-
-
-
-
1.6
-
-
-
-
1.3
2.0
7.0
2.5
3.5
-
1.2
6.7
3.0
5.5
-
-
-
-
-
2.0
-
-
-
-
1.6
2.2
8.0
3.0
4.2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
反馈延迟
ZIA延迟
-
4.5
-
6.0
ns
时间加法器
折返NAND延迟
通用延时
压摆率限制延迟
-
-
-
2.5
2.8
5.0
-
-
-
3.0
3.5
6.0
ns
ns
ns
注意事项：
1，这些参数由设计和/或特性保证，而不是测试。
2.见XPLA3系列数据表（ DS012 ）的时序模型。
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