W48S87-72
台式机/笔记本电脑频率发生器
特点
采用Cypress的传播最大化EMI抑制
频谱技术
± 0.5 ％扩频时钟
相当于用扩频的W48S67-72
Tilamook ， MMO和德舒特处理器
生成系统时钟为CPU ， IOAPIC ， SDRAM ，
PCI ， USB PLUS 14.318兆赫（ REF0 ： 1 ）
串行数据接口（ SDATA ， SCLOCK输入）提供
额外的CPU / PCI时钟频率选择， individ-
UAL输出时钟禁用等功能
MODE输入引脚选择可选的电源管理
控制输入引脚（引脚重新配置26和27 ）
两个固定输出分别选择为24 MHz或
48兆赫（默认为48兆赫）
V
DDQ3
= 3.3V±5%, V
DDQ2
= 2.5V±5%
使用外部14.318 MHz的晶振
提供48引脚SSOP （ 300密耳）
CPU 10Ω输出阻抗
表1.引脚可选频率
[1]
60/66_SEL
0
1
CPU ， SDRAM
时钟（兆赫）
60
66.8
PCI时钟
（兆赫）
30
33.4
框图
VDDQ3
REF0
X1
X2
XTAL
OSC
PLL的参考频率
VDDQ2
IOAPIC
VDDQ2
CPU0
CPU_STOP ＃
I / O
控制
停止
产量
控制
CPU1
CPU2
CPU3
VDDQ3
SDRAM0
SDRAM1
SDRAM2
60/66_SEL
PLL 1
SDRAM3
SDRAM4
SDRAM5
÷2
SDRAM6
SDRAM7
PCI_F
停止
产量
控制
动力
下
控制
PCI0
PCI1
PCI2
PWR_DWN ＃
PCI3
PCI4
PCI5
PLL2
48/24MHZ
48/24MHZ
REF1
引脚配置
REF1
REF0
GND
X1
X2
模式
VDDQ3
PCI_F
PCI0
GND
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
GND
60/66_SEL
SDATA
SCLOCK
VDDQ3
48/24MHZ
48/24MHZ
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDQ3
CPU2.5#
VDDQ2
IOAPIC
PWR_DWN ＃
GND
CPU0
CPU1
VDDQ2
CPU2
CPU3
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDQ3
SDRAM6/CPU_STOP#
SDRAM7/PCI_STOP#
VDDQ3
W48S87-72
模式
注意：
通过串行数据接口提供1附加的频率选择;指
表5
第8页。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年8月4日转。 *一个
W48S87-72
引脚德网络nitions
引脚名称
CPU0 ： 3
针
号
42, 41, 39,
38
9, 11, 12,
13, 14, 16
8
针
TYPE
O
引脚说明
CPU输出0到3：
这四个CPU的输出由控制
CPU_STOP ＃控制引脚。输出电压摆幅由电压控制的应用
到VDDQ2 。
PCI总线输出0-5 ：
这六个PCI输出由控制
PCI_STOP ＃控制引脚。输出电压摆幅由电压控制的应用
到VDDQ3 。
自由运行PCI输出：
不像PCI0 ： 5输出，这个输出是不可控
由PCI_STOP ＃控制引脚。输出电压摆幅由电压控制的
适用于VDDQ3 。
SDRAM时钟输出0 5 ：
这六个SDRAM时钟输出运行
同步于CPU的时钟输出。输出电压摆幅由控制
电压施加到VDDQ3 。
SDRAM时钟输出6或CPU时钟输出停止控制：
该引脚有
双重功能，由MODE引脚的输入选择。当MODE = 0时，此引脚
成为CPU_STOP ＃输入。当MODE = 1时，此引脚变为SDRAM
时钟输出6 。
至于用作CPU_STOP ＃输入：当拉低，时钟输出
CPU0 ： 3完成一个完整的时钟周期（ 2-3个CPU时钟后停止LOW
潜伏期） 。当拉高，时钟输出CPU0 ：3的启动与开始
一个完整的时钟周期（ 2-3个CPU时钟延迟） 。
至于用作SDRAM的时钟：输出电压摆幅由电压控制
适用于VDDQ3 。
SDRAM7/
PCI_STOP ＃
26
I / O
SDRAM时钟输出7或PCI时钟输出停止控制：
该引脚有
双重功能，由MODE引脚的输入选择。当MODE = 0时，此引脚
成为PCI_STOP ＃输入。当MODE = 1时，此引脚变为SDRAM
时钟输出7 。
PCI_STOP ＃输入：当拉低，时钟输出PCI0 ：5被停止LOW
在完成一个完整的时钟周期之后。当拉高，时钟输出PCI0 ： 5
启动一个完整的时钟周期的开始。时钟延迟提供1个PCI_F
PCI时钟的下面PCI_STOP ＃状态变化的上升沿。
至于用作SDRAM的时钟：输出电压摆幅由电压控制
适用于VDDQ3 。
IOAPIC
48/24MHz
45
22, 23
O
O
I / O APIC时钟输出：
提供14.318 MHz的固定频率。输出
电压摆幅由VDDQ2控制。
48兆赫/ 24 - MHz的输出：
固定时钟输出，其缺省为48兆赫以下
器件上电。任一个或两个可以通过使用改变为24兆赫
串行数据接口（字节0 ，位2和3 ） 。输出电压摆幅控制
通过电压施加到VDDQ3
固定14.318 MHz的输出0到1 ：
用于各种系统中的应用
系统蒸发散。输出电压摆幅由施加到VDDQ3电压控制。 REF0
比REF1更强并且应当用于驱动ISA插槽。
设置为逻辑0 V
DDQ2
= 2.5V （ 0 2.5V的CPU输出摆幅） 。
60或66 MHz的输入选择：
选择开机默认的CPU时钟频率
如图
表1
第1页（也决定了SDRAM和PCI时钟频率
昆西选择） 。可用于改变CPU的时钟频率，同时设备
在操作中，如果7字节的串行数据端口位0-2为逻辑1 （默认加电
机状态） 。
晶体连接或外部基准频率输入：
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接
或作为外部参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。
如果使用外部基准时，该引脚必须悬空。
PCI0 ： 5
O
PCI_F
O
SDRAM0 ： 5
36, 35, 33,
32, 30, 29
27
O
SDRAM6/
CPU_STOP ＃
I / O
REF0 ： 1
2, 1
O
CPU_2.5#
60/66_SEL
47
18
I
I
X1
4
I
X2
5
I
2
W48S87-72
引脚德网络nitions
（续）
引脚名称
PWR_DWN ＃
针
号
44
针
TYPE
I
引脚说明
断电控制：
当此输入为低电平时，器件进入一个低
功耗待机状态。所有输出都在积极举行加电时低
下来。 CPU ，SDRAM和PCI时钟输出完成后，停止低
一个完整的时钟周期（ 2-4个CPU时钟周期的延迟） 。当拉高， CPU ，
的SDRAM ，和PCI输出开始与一个完整的时钟周期，在整个工作频率
（ 3毫秒的最大延迟） 。
模式控制：
该输入选择器引脚26的功能
（ SDRAM7 / PCI_STOP ＃ ）和引脚27 （ SDRAM6 / CPU_STOP ＃ ） 。请参阅descrip-
重刑这些引脚。
串行数据输入：
数据输入串行数据接口。请参阅串行数据
接口部分后面。
串行时钟输入：
时钟输入串行数据接口。请参阅串行数据
接口部分后面。
电源连接：
电源为PCI0 ：5， REF0 ：1，和48 / 24MHz的输出
缓冲区。连接到3.3V电源。
电源连接：
电源为IOAPIC0 ， CPU0 ： 3输出缓冲器。 CON-
连接至2.5V电源。
接地连接：
连接所有接地引脚到公共系统地
平面。
模式
6
I
SDATA
SCLOCK
VDDQ3
VDDQ2
GND
19
20
7, 15, 21, 25
28, 34, 48
46, 40
3, 10, 17,
24, 31, 37,
43
I / O
I
P
P
G
3
W48S87-72
扩频发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
图1 。
所描绘的
图1中，
的调制时钟的高次谐波具有
低得多的振幅比未调制的信号。
在振幅的减少取决于谐波num-
误码率和频率偏差或传播。根据上面的公式
的减少是
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
？g ％ ？ GLY
输出时钟被调制，在所示的波形
图2中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁产生最大限度的降低
在辐射电磁辐射的幅度。该
偏差选择用于该芯片为中心的±0.5％ frequen-
CY 。
图2
详细介绍了赛普拉斯的扩频模式。柏
确实提供了更多的传播和更大的EMI reduc-选项
化。请联系您当地的销售代表，了解详细信息
这些设备。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
I
2
C数据流。请参阅
表4
了解更多详情。
66)7*
7 \\ SLFDO &ORFN
6SUHDG
6SHFWUXP
（ QDEOHG
（0， 5HGXFWLRQ
43
6SHFWUXP
$570,/
？ 66 ？ ） UHTXHQF \\ 6SDQ ？ 0+ ]
66
66
图1的时钟的谐波有和没有SSCG调制的频域表示
MAX （ + .0.5 ％ ）
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
MIN 。 （ -0.5 ％ ）
图2.典型的调制方式
4
100%
W48S87-72
串行数据接口
该W48S87-72设有两针，串行数据接口
可用于配置用于控制内部寄存器的设置
特定设备的功能。上电时，该W48S87-72
初始化与默认寄存器设置，因此，使用本
串行数据接口是可选的。串行接口有写
止（以时钟芯片），是设备的专用功能
SDATA引脚和SCLOCK 。在主板上的应用，
SDATA和SCLOCK通常是由两个逻辑输出
表2.串行数据接口控制功能汇总
控制功能
时钟输出禁止
描述
常见的应用
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的SDRAM DIMM插槽或PCI
插槽。
48- / 24 - MHz时钟输出可设置为48兆赫或
24兆赫。
提供CPU / PCI频率选择超越
由所提供的60-和66.6兆赫的选择
在SEL60 / 66输入引脚。频率的变化
顺利和可控的方式。
将所有的时钟输出为高阻状态。
所有的时钟输出切换与X1输入关系，
内部PLL被旁路。请参阅
表4 。
提供灵活的Super I / O和DE- USB
副选。
对于备用CPU的设备，以及电源MAN-
理的选择。平滑的频率跃迁
化使去甲下的CPU频率变化
MAL系统操作。
生产PCB测试。
生产PCB测试。
的芯片组。时钟器件寄存器的变化是正常
在系统初始化时作出，如果有的话是必需的。该间
面也可为功率MAN-系统操作期间使用
理功能。
表2
总结了控制功能
该串行数据接口的。
手术
数据被写入到W48S87-72在10个字节的8位
每一个。字节被写入显示的顺序
表3中。
48- / 24 - MHz时钟输出
频率选择
CPU时钟频率
选择
输出三态
测试模式
（保留）
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表3.字节写入顺序
字节序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令W48S87-72接受数据字节的0-7位
内部寄存器的配置。自其它设备可存在于
同一通用串行数据总线，它必须有一个特定的从
地址为每个潜在的接收器。从机接收地址
W48S87-72是11010010.寄存器的设置不会被当奴隶做
地址不正确（或者是一个备用的从接收器） 。
未使用的W48S87-72 ，因此位值将被忽略（不关心） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。命令代码字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
未使用的W48S87-72 ，因此位值将被忽略（不关心） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。字节数字节是标准的COM串口的一部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
在数据字节的数据位0-7集内部W48S87-72寄存器
控制设备操作。数据位仅接受这种吸附时
裙字节的比特序列是11010010 ，如上所述。为了说明
位的控制功能，是指
表4
数据字节串行配置
地图。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
11
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
数据字节7
请参阅
表4
5
初步
W48S87-04
扩频3 DIMM桌面时钟
特点
输出
- 4个CPU时钟（ 2.5V或3.3V ， 50 83.3兆赫）
- 7个PCI （ 3.3V ）
- 1 48兆赫的USB （ 3.3V ）
- 1 24 - MHz的超级I / O（ 3.3V ）
- 2 REF （ 3.3V ）
- 1 IOAPIC （ 2.5V或3.3V ）
- 12 SDRAM
串行数据接口提供额外的频率
选择，个别时钟输出禁止，等
功能
平滑过渡支持动态频率
转让
在电源频率选择不受影响
向下/向上周期
支持各种节能选项
3.3V工作电压
提供48引脚SSOP （ 300密耳）
关键的特定连接的阳离子
±0.5 ％扩频调制： ......................... ±0.5 ％
抖动（周期到周期） ： ......................................... ........ 250 PS
占空比： ............................................... ................. 45-55 ％
CPU - PCI歪斜： ............................................. ........... 1至4纳秒
PCI - PCI或CPU - CPU歪斜： ....................................... 250 PS
表1.引脚可选频率
[1]
输入地址
FS2
0
0
0
0
1
1
1
1
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
CPU ， SDRAM
时钟（兆赫）
50.0
75.0
83.3
68.5
55.0
75.0
60.0
66.8
PCI时钟
（兆赫）
25.0
32.0
41.65
34.25
27.5
37.5
30.0
33.4
框图
SDATA
SCLOCK
串行端口
设备
控制
PLL参考
频率
X1
X2
CPU3.3#_2.5
FS0
FS1
FS2
XTAL OSC
CPU时钟
模式控制
频率
SELECT
I / O
模式
VDDL1
IOAPIC
PLL1
VDDL2
停止
时钟
CNTRL
CPU_STOP ＃
÷2
4
CPU0 ： 3
VDD3
12
SDRAM0 ： 11
VDD2
I / O
I / O
4
PCI_F/FS1
PCI0/FS2
PCI1 ： 4
PCI5(PWR_DWN#)
VDD1
I / O
I / O
48MHZ/FS0
24MHZ/MODE
VDD1
REF0/CPU3.3#_2.5
REF1(CPU_STOP#)
引脚配置
[2]
VDD1
REF0/CPU3.3#_2.5
GND
X1
X2
VDD2
PCI_F/FS1
PCI0/FS2
GND
PCI1
PCI2
PCI3
PCI4
VDD2
PCI5(PWR_DWN#)
GND
SDRAM11
SDRAM10
VDD3
SDRAM9
SDRAM8
GND
SDATA
SCLOCK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDL1
IOAPIC
REF1(CPU_STOP#)
GND
CPU0
CPU1
VDDL2
CPU2
CPU3
GND
SDRAM0
SDRAM1
VDD3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDD3
SDRAM6
SDRAM7
GND
48MHZ/FS0
24MHZ/MODE
W48S87-04
PWR_DWN ＃
掉电
控制
÷2
PLL2
÷4
模式
注意事项：
通过串行数据接口提供1附加的频率选择;指
表5
第10页。
括号2.信号名称表示的功能是通过选择模式引脚寄存器捆扎。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年10月19日，修订版。 **
初步
引脚德网络nitions
引脚名称
CPU0 ： 3
针
号
44, 43, 41,
40
针
TYPE
O
引脚说明
W48S87-04
CPU时钟输出0到3：
这四个CPU时钟输出控制
由CPU_STOP ＃控制引脚。输出电压摆幅由电压控制的
施加到VDDL2和输出特性由输入调整
CPU3.3#_2.5.
固定PCI时钟输出和频率选择位1：
作为输出，这个
销工作与PCI0结合： 5 。输出电压摆幅由控制
电压施加到VDD2 。
当输入，此引脚用作频率选择地址的一部分。
FS0的值： 2确定设备输出的电默认频率
时钟为每
表1
“引脚可选频率”第1页。
PCI_F/FS1
7
I / O
PCI0/FS2
8
I / O
PCI总线的时钟输出0和频率选择位2 ：
作为输出，这个
销的工作原理结合PCI1 ： 5和PCI_F 。输出电压摆幅所配置
通过施加到VDD2电压控制。
当输入，此引脚用作频率选择地址的一部分。
FS0的值： 2确定设备输出的电默认频率
时钟为每
表1
“引脚可选频率”第1页。
PCI1 ： 4
PCI5(PWR_DWN#)
10, 11, 12,
13
15
O
I / O
PCI总线的时钟输出1到4 ：
输出电压摆幅由控制
电压施加到VDD2 。
PCI总线的时钟输出5或断电控制：
作为输出时，此引脚作品
与PCI0结合： 4和PCI_F 。输出电压摆幅由控制
电压施加到VDD2 。
如果设置为输入（参考MODE引脚的描述） ，此引脚用于
断电控制。当低电平时，器件进入低功耗待机
条件。所有输出都在积极举行掉电时低。中央处理器，
SDRAM和PCI时钟输出，完成一个完整的时钟停止后低
周期（ 2-4个CPU时钟周期的延迟） 。当拉高， CPU ，SDRAM和
PCI输出，在整个工作频率的全时钟周期（ 3毫秒开始MAX-
imum延迟） 。
SDRAM0 ： 11
38, 37, 35,
34, 32, 31,
29, 28, 21,
20, 18, 17
47
26
O
SDRAM时钟输出0到11 ：
这些12 SDRAM的时钟输出
同步运行的CPU时钟输出。输出电压摆幅控制
通过电压施加到VDD3 。
I / O APIC时钟输出：
提供14.318 MHz的固定频率。输出
电压摆幅由VDDL1控制。
48 - MHz输出和频率选择位0 ：
固定的时钟输出，其决定
故障达到48 MHz以下的器件上电。输出电压摆幅控制
通过电压施加至VDD1 。
当输入，此引脚用作频率选择地址的一部分。
FS0的值： 2确定设备输出的电默认频率
时钟为每
表1
“引脚可选频率”第1页。
IOAPIC
48MHZ/FS0
O
I / O
24MHZ/MODE
25
I / O
24 MHz输出和模式控制输入：
固定时钟输出默认
24兆赫以下的器件上电。输出电压摆幅由电压控制
年龄适用于VDD1 。
当输入，此引脚用于引脚编程选择。它决定
对销15和46的功能：
模式
0
1
引脚15
PWR_DWN ＃ （输入）
PCl 5 （输出）
引脚46
CPU_STOP ＃ （输入）
REF1 （输出）
2
初步
引脚德网络nitions
（续）
引脚名称
REF0/CPU3.3#_2.5
针
号
2
针
TYPE
I / O
引脚说明
W48S87-04
固定14.318 MHz的输出0和CPU输出电压摆幅选择
输入：
作为输出时，此引脚用于各种系统应用。产量
电压摆动是由施加至VDD1电压控制。 REF0比强
REF1和应该用于驱动ISA插槽。
当输入，此引脚选择CPU时钟输出缓冲特性
为3.3V或2.5V的操作进行了优化。
CPU3.3#_2.5
0
1
VDDQ2电压（ CPU0 ： 3秋千）
3.3V
2.5V
该输入调整CPU时钟输出阻抗，因此标称20Ω输出
阻抗被维持。这消除或减少了需要调整克斯特
改变VDDL2电压时，内部时钟调谐元件。 CPU时钟相位
也被调整，使得CPU和SDRAM和CPU到PCI时钟歪斜是
保持在两个VDDL2电压选项。该输入不调整
IOAPIC时钟输出特性。
REF1(CPU_Stop#)
46
I / O
固定14.318 MHz的输出0或CPU时钟输出停止控制：
FOR USED
各种系统的应用程序。输出电压摆幅由电压控制的AP-
合股到VDD1 。 REF0比REF1更强并且应当用于找到的ISA
插槽。
如果设置为输入（参考MODE引脚的描述） ，此引脚用于
停止CPU时钟输出。当拉为低电平，时钟输出CPU0 ： 3
完成一个完整的时钟周期（ 2-3个CPU时钟延时）后，停止低。
当拉高，时钟输出CPU0 ：3也开始了全面开始
时钟周期（ 2-3个CPU时钟延迟） 。
X1
4
I
晶体连接或外部基准频率输入：
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接
或作为外部参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。
如果使用外部基准时，该引脚必须悬空。
串行数据输入：
数据输入串行数据接口。请参阅串行数据
接口部分后面。
串行时钟输入：
时钟输入串行数据接口。请参阅串行数据
接口部分后面。
电源连接：
电源的晶体振荡器和REF0 ： 1输出
缓冲区。连接到3.3V电源。
电源连接：
电源为PCI时钟输出缓冲器。连接
3.3V电源。
电源连接：
电源为IOAPIC输出缓冲器。连接到2.5V
或3.3V电源。
电源连接：
电源为CPU时钟输出缓冲器。连接
2.5V或3.3V电源。
电源连接：
电源的SDRAM时钟输出缓冲器。连接的
到3.3V电源。
接地连接：
连接所有接地引脚到公共系统地
平面。
X2
SDATA
SCLOCK
VDD1
VDD2
VDDL1
VDDL2
VDD3
GND
5
23
24
1
6,14
48
42
19, 30, 36
3, 9, 16, 22,
27, 33, 39,
45
I
I
I
P
P
P
P
P
G
3
初步
概观
该W48S87-04 ，主板时钟合成器，可以亲
韦迪无论是2.5V或3.3V的CPU时钟的摆动，使之适合
对于各种CPU的选项。十二SDRAM时钟亲
vided在相位与CPU时钟输出。这提供了时钟
长达3 SDRAM DlMMs支持。固定输出频率
提供用于其它系统功能的时钟。
W48S87-04
I / O引脚三态，使输出电阻捆扎机
每个L / O引脚拉销及其相关电容
时钟负载为逻辑高电平或低电平状态。在结束时
在2毫秒周期中，建立了逻辑0或每1条件
升/ O引脚，然后锁定。下一个输出缓存器被启用，
其将L / O引脚到工作时钟输出。该
2毫秒的计时器被启动时， V
DD
达到2.0V 。输入位
只能通过旋转V复位
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
两个时钟输出ANCE是<40Ω （标称），这是minimal-
LY受10 kΩ的带接地或V
DD
。作为与
串联端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连走线短。从电阻到跟踪
接地或VDD应保持小于2英寸长
为防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，目标（正常）输出频率被传假设
即V
DD
已趋于稳定。如果V
DD
还没有达到满值，
输出频率最初可能低于目标，但会增加
到V一旦目标
DD
电压稳定。在这两种情况下，一个
短输出时钟周期可以由CPU时钟产生
输出时，输出被激活。
V
DD
打包输出电阻
系列终端电阻
22
时钟负载
功能说明
I / O引脚工作
引脚2， 7，8， 25和26是两用升/ O引脚。加电后
了这些引脚用作逻辑输入，使测定
分配的设备功能。上电后短的时间内，
这些引脚的逻辑状态被锁存，引脚，则成为
时钟输出。此功能通过的COM减少了器件的引脚数
比南时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
每个L / O引脚与地或V
DD3
。连接到地设置一个
锁存器为“0” ，连接到V
DD3
设置一个锁存器为“1” 。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
当W48S87-04电时，所述第一2毫秒的操作使用
输入逻辑选择。在此期间，这些两用
10 k
（ LOAD选项1 ）
W48S87-04
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
W48S87-04
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
电阻值R
产量
39
IOAPIC ， SDRAM
所有其它时钟输出
33
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
4
初步
CPU / PCI频率选择
CPU频率被选择与I / O引脚26 ，图7和8
（为48MHz / FS0 ， PCI_F / FS1和PCI0 / FS2 ，分别） 。参考
to
表1
对CPU / PCI频率编程信息。
附加的频率选择都可以通过seri-
人数据接口。请参阅
表5
第10页。
输出缓冲器配置
时钟输出
所有的时钟输出设计用于驱动串行时钟终止
线。该W48S87-04输出为CMOS类型，其提供
轨到轨输出摆幅。以适应有限的电压
荡要求由处理器，输出缓冲器
CPU0 ： 3采用了特殊的VDDL2电源引脚，可以
绑标称值为2.5V 。
晶体振荡器
该W48S87-04需要一个输入参考时钟synthe-
所有尺寸的输出频率。基准时钟可以是
外部产生的时钟信号或所产生的时钟
W48S87-04
内部晶体振荡器。当使用外部时钟
信号，管脚X1用作时钟输入和针X2保持开路。
针X1的输入阈值电压为V
DD
/2.
内部晶体振荡器一起使用一
石英晶体连接到器件引脚X1和X2 。这种形式
并联谐振晶体振荡器电路。该W48S87-04
集成了必要的反馈电阻和晶体负载
电容器。包括典型的杂散电容电路，总
负载呈现给晶约20 pF的。为了获得最佳
无需额外的外部钙的妈妈频率精度
pacitors ，并联谐振模式晶体指定的负载
20 pF的应该被使用。这通常会产生引用频
在± 100 ppm的昆西精度。
双电源电压工作
该W48S87-04是专为双电源操作。
电源引脚VDD1 ， VDD2和VDD3连接到3.3V
供给和电力提供给内部核心电路和向
除了输出CPU0时钟输出缓冲器， 3和IOAPIC 。
电源引脚VDDL1和VDDL2可以连接到任何一个
2.5V或3.3V电源。
5
QQ：2880707522 复制
