初步
W147G
频率发生器集成的核心逻辑
特点
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
需要高度集成的器件提供时钟
的CPU，核心逻辑电路，而SDRAM的
三份CPU时钟的66/100 MHz的
9份100 - MHz的SDRAM时钟
八份PCI时钟
两个副本同步APIC时钟
两份48 - MHz时钟（非扩频）的OP-
timized的USB参考输入和视频点时钟
两份66 - MHz的固定时钟
的14.31818 MHz的参考时钟复印件一份
掉电控制
I
2
C接口用于关闭未使用的时钟
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： .............. 250 PS
APIC ，为48MHz ， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
APIC ，为48MHz ， SDRAM输出偏斜： ......................... 250 PS
CPU ， 3V66输出偏斜： ............................................ 175 PS
PCI输出偏斜： .............................................. .......... 500 PS
CPU到SDRAM偏移（ @ 100MHz）的： ................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ： ....................... 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） ： .......................... 1.53.5纳秒
PCI到APIC歪斜： ............................................. ........ ±0.5纳秒
表1.引脚可选功能
SEL1
0
0
1
1
SEL0
0
1
0
1
功能
三态
TEST
66 - MHz的CPU
100 - MHz的CPU
框图
VDDQ3
引脚配置
REF / APICDIV
VDDQ3
X1
X2
GND
GND
3V66_0
3V66_1
VDDQ3
VDDQ3
PCI0_ICH
PCI1
PCI2
GND
PCI3
PCI4
GND
PCI5
PCI6
PCI7
VDDQ3
VDD3
GND
GND
USB
DOT
VDDQ3
SEL0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
GND
APIC0
APIC1
VDDQ2
CPU0
VDDQ2
CPU1
CPU2_ITP
GND
GND
SDRAM0
SDRAM1
VDDQ3
SDRAM2
SDRAM3
GND
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
GND
DCLK
VDDQ3
PWRDWN ＃
SCLK
SDATA
SEL1
X1
X2
XTAL
OSC
PLL的参考频率
REF / APICDIV
VDDQ2
SDATA
SCLK
I
2
C
逻辑
分频器，
延迟，
和
相
控制
逻辑
2
CPU0 ： 1
CPU2_ITP
APIC0 ： 1
VDDQ3
W147G
2
SEL0 ： 1
PLL 1
2
3V66_0:1
PCI0_ICH
7
PCI1 ： 7
DCLK
PWRDWN ＃
8
SDRAM0 ： 7
PLL2
VDDQ3
USB
DOT
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年10月13日，修订版。 **
初步
引脚德网络nitions
引脚名称
REF / APICDIV
PIN号
1
针
TYPE
I / O
引脚说明
W147G
参考时钟：
3.3V 14.318 MHz的时钟输出。该引脚兼作选择
表带APIC时钟频率。如果在上电期间绑低， APIC时钟运行
半PCI时钟速度。否则， APIC时钟在PCI的时钟速度运行。
晶振输入：
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶体振荡器连接作为外部参考频率输入。
晶振输出：
外部14.318 MHz的晶振输入连接。如果使用
外部基准电压源，该引脚必须悬空。
PCI时钟0到7 ：
3.3V 33 - MHz的PCI时钟输出。 PCI1 ： 7 ，可单独
通过我关掉
2
C接口。
66 - MHz时钟输出：
3.3V固定的66 - MHz时钟。
USB时钟输出：
3.3V固定的48 MHz的非扩频USB时钟输出。
点时钟输出：
3.3V 48 - MHz的非扩频信号。
时钟功能选择引脚：
LVTTL兼容的输入选择器功能
系统蒸发散。看
表1
为详细的说明。
掉电控制：
LVTTL兼容的异步输入，它使DE-
当副举行在掉电模式下低。
CPU时钟输出：
主机总线接口和集成测试时钟输出
端口。输出频率为66兆赫或100兆赫运行取决于配置
SEL0的： 1 。电压摆幅为V设置
DDQ2
.
SDRAM时钟输出：
3.3V输出，运行频率为100 MHz 。 SDRAM0 ： 7可以
单独通过我关掉
2
C接口。
Sychronous APIC时钟输出：
跑分频同步时钟输出
与PCI时钟输出。输出频率是通过在表带的选择控制
REF 。电压摆幅为V设置
DDQ2
.
数据引脚用于I
2
电路。
时钟引脚用于I
2
电路。
3.3V电源连接：
电源的输出SDRAM缓存， PCI输出
缓冲剂， 3V66输出缓冲器中，参考输出缓冲器，以及48 -MHz的输出缓冲器。
连接到3.3V 。
3.3V电源连接：
电源的核心逻辑， PLL电路。连接
3.3V.
2.5V电源连接：
电源为IOAPIC和CPU输出缓冲器。 CON-
NECT为2.5V或3.3V 。
接地连接：
连接所有接地引脚到公共系统地
平面。
X1
X2
PCI0_ICH,
PCI1 ： 7
3V66_0:1
USB
DOT
SEL0 ： 1
PWRDWN ＃
CPU2_ITP,
CPU0 ： 1
SDRAM0 ：7，
DCLK
APIC0 ： 1
3
4
11, 12, 13, 15,
16, 18, 19. 20
7, 8
25
26
28, 29
32
49, 52, 50
I
I
O
O
O
O
I
I
O
46, 45, 43, 42,
40, 39, 37, 36,
34
55, 54
O
O
SDATA
SCLK
VDDQ3
30
31
2, 9, 10, 21, 27,
33, 38, 44
22
51, 53
5, 6, 14, 17, 23,
24, 35, 41, 47,
48, 56
I / O
I
P
VDD3
VDDQ2
GND
P
P
G
2
初步
V
DD
W147G
打包输出电阻
系列终端电阻
时钟负载
10 k
（ LOAD选项1 ）
W147G
POWER- ON
RESET
定时器
产量
卜FF器
输出三态
Q
HOLD
产量
低
D
10k
（ LOAD选项0 ）
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
概观
该W147G是一款高度集成的频率定时发生器，
为英特尔architec-提供所有需要的时钟源
使用图形TURE平台集成的核心逻辑。
功能说明
I / O引脚工作
REF / APICDIV是一种两用L / O引脚。上电时的
引脚用作逻辑输入。如果引脚绑到低电平状态
在外部， APIC时钟输出将同步在运行鸿沟
半PCI时钟速度。如果它被拉高， APIC时钟运行
同步到PCI时钟。外部10 - kΩ的电阻打包机
器应使用。
图1
示出了用于一建议的方法
魁梧的电阻连接。
表2. CK惠特尼真值表
SEL1
0
0
1
1
SEL0
0
1
0
1
中央处理器
高阻
TCLK/2
66兆赫
100兆赫
SDRAM
高阻
TCLK/2
100兆赫
100兆赫
3V66
高阻
TCLK/3
66兆赫
66兆赫
经过2毫秒，该引脚成为输出。假设功率
供应已趋于稳定，届时，将指定的输出频率
交付的引脚。如果电源仍未
达到满值时，输出频率最初可能低于焦油
但还是会增加的目标，一旦电源电压有stabi-
lized 。在这两种情况下，一个短的输出时钟周期可以是亲
从CPU时钟输出duced当输出
启用。
引脚可选功能
表1
概述了设备的功能通过可选的
SEL0 ： 1 。可在每个引脚的具体产出详述
表2
下文。该SEL0引脚需要一个220Ω上拉电阻
以3.3V为W147G感知的最大主机总线频
该处理器的频率和相应的配置本身。
PCI
高阻
TCLK/6
33兆赫
33兆赫
48MHz
高阻
TCLK/2
48兆赫
48兆赫
REF
高阻
TCLK
14.318兆赫
14.318兆赫
APIC
[1]
高阻
TCLK/6
16.67 MHz的
16.67 MHz的
笔记
2
4, 5
3, 6, 7
3, 6, 7
注意事项：
1. APIC时钟频率上的REF / APICDIV输入引脚带选择确定。
2.为“钉床”板级测试。
3. “正常”的运作模式。
4. TCLK是一个测试时钟测试模式过载的XTAL_IN输入。
5.所需的直流输出阻抗验证。
6.丰富的参考频率允许为：分钟。 = 14.316兆赫，标称= 14.31818 MHz时，最大= 14.32兆赫。
48兆赫7.频率精度必须是167 PPM ，以配合USB默认值。
3
初步
偏移量在时钟信号组
图2
和
科幻gure 3
代表之间的相位关系
不同的群体，从W147G时钟输出时，它是
提供66 MHz的CPU时钟和100 MHz的CPU时钟，
10纳秒
20纳秒
W147G
分别。应当指出的是，当CPU时钟为能操作
阿婷在100MHz ， CPU时钟输出是180度的
相SDRAM时钟输出。
NS 0
30纳秒
40纳秒
CPU 66 MHz的
PU 66 PE荒漠化问题
SDRAM 100 MHz的
S.D。 R A M 1 0 0 P ERIO
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC 33 - MHz的
胡B- P CI
图2.集团偏移波形（ 66 - MHz的CPU时钟）
NS 0
10纳秒
20纳秒
30纳秒
40纳秒
CPU 100 MHz的
CP ü 10 0 P eriod
SDRAM 100 MHz的
SD R A米10 0 P·E拓
3V66 66 MHz的
PCI 33 - MHz的
REF 14.318兆赫
USB 48 MHz的
APIC 33 - MHz的
UB -P CI
图3.组波形偏移量（100 - MHz的CPU时钟）
4
初步
掉电控制
W147G
W147G提供1个PWRDWN ＃信号将器件置于低功耗模式。在低功耗模式下， PLL也被关闭，并且
所有的时钟输出驱动为低电平。
0ns
25ns
50ns
75ns
中心
1
内置VCO
100MHz的CPU
3V66 66MHz的
PCI 33MHz的
APIC 33MHz的
PWRDWN
100MHz的SDRAM
REF 14.318MHz
USB 48MHz的
2
图4. W147G PWRDWN ＃时序图
[8, 9, 10, 11]
表3. W147G最大允许电流
马克斯。 2.5V电源消耗
马克斯。离散帽负荷，
V
DDQ2
= 2.625V
所有静态输入= V
DDQ3
或V
SS
100
A
70毫安
百毫安
马克斯。 3.3V电源消耗
马克斯。离散帽负荷
V
DDQ3
= 3.465V
所有静态输入= V
DDQ3
或V
SS
200
A
280毫安
280毫安
W147
条件
掉电模式
（ PWRDWN ＃ = 0）的
全部活动66兆赫
SEL1,0 = 10（ PWRDWN ＃ = 1）
全有源100MHz的
SEL1,0 = 11 （ PWRDWN ＃ = 1 ）
注意事项：
8.一旦PWRDWN ＃信号采样为低CPU时钟的两个连续的上升沿，感兴趣的时钟应保持低电平在下一次HIGH到LOW
过渡。
9. PWR_DWN ＃是一个异步输入，亚稳条件可能存在。这个信号内W147G是同步的。
10.对SDRAM ，楼盘，和USB时钟的阴影部分表示“不关心”的状态。
如图11的图表，相对于100兆赫。类似的操作时， CPU为66兆赫。
5
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