【TSB81BA3Ewww.ti.comSLLS783A - 2009年5月 - 修订2010年5月I】,IC型号TSB81BA3EIPFP,TSB81BA3EIPFP PDF资料,TSB81BA3EIPFP经销商,ic,电子元器件-51电子网

TSB81BA3E

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SLLS783A - 2009年5月 - 修订2010年5月

IEEE 1394B三端口电缆收发器/仲裁器

检查样品：

TSB81BA3E

特点

完全支持IEEE P1394b的规定

修订版1.33+ 1千兆信令速率

完全支持IEEE 1394A -2000的规定

与1394-1995标准高性能

串行总线

完全兼容的FireWire， i.LINK ，以及

SB1394 ， IEEE 1394标准的执行情况

提供了三种完全向后兼容，

（ 1394A -2000完全兼容）双语P1394b

电缆端口每秒高达800兆

（兆位/秒）

提供了三种1394A -2000完全兼容

电缆端口在100/200/400 Mb / s的

全1394A -2000支持包括：

- 连接防抖动

- 仲裁短复位

- 多速级联

- 仲裁加速

- 飞通过串联

- 端口禁用/暂停/恢复

- 扩展的恢复信号的

兼容传统的DV设备

省电功能，以节约能源的

电池供电应用

低功耗休眠模式

完全符合开放式主机控制器

接口（ HCI）的要求

电力线缆存在监测

电缆端口监视线路条件主动

连接到远程节点

寄存器位给出了软件控制

竞争者位，电源位级，链路活动

控制位，和1394 -2000产品特点

数据接口链路层控制器引脚

可选择从1394A -2000模式（ 2/4/8

在49.152兆赫并行位）或1394B模式

（ 8并行位在98.304兆赫）

接口链路层控制器支持

低成本TI总线持有人隔离

能够与链路层控制器

采用3.3 V电源

能够与其他1394物理层

（物理层）使用1.8 V， 3.3 V和5 V电源

低抖动，外部晶体振荡器提供

传输和100/200/400/800接收数据

兆比特/秒，而链路层控制器时钟在

49.152兆赫和98.304兆赫

独立的偏置（ TPBIAS ）为每个端口

低成本，高性能的80引脚TQFP

（ PFP ）耐热增强型封装，并

168针ZAJ （ BGA ）封装

软件设备复位（ SWR ）

故障保护电路检测的突然消失

电源设备和禁用端口来

确保TSB81BA3E不加载

对任何连接的设备的TPBIAS和

阻止任何泄漏的端口返回

电源平面

该TSB81BA3E拥有1394A -2000标准

对传入的共模噪声滤波器

偏差检测电路来滤除串扰

噪音

该TSB81BA3E为端口可编程

力1394A模式为允许使用的1394A

连接器（ 1394B信号决不能放

跨1394a连接或电缆）

内部稳压器方案

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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描述

该TSB81BA3E提供了实现三端口节点所需的数字和模拟收发器功能

基于电缆的IEEE1394网络。每根电缆的端口包括两个差分线路收发器。该

收发器包括电路按需要确定连接状态来监视线路状况，对

初始化和仲裁，并为数据包的接收和发送。该TSB81BA3E被设计成连接

同一个链路层控制器（LLC），如TSB82AA2 ， TSB12LV21 ， TSB12LV26 ， TSB12LV32 ， TSB42AA4 ，

TSB42AB4 ， TSB12LV01B或TSB12LV01C 。它也可以被连接电缆端口电缆端口到集成

1394链路+ PHY层如TSB43AB2 。

该TSB81BA3E可以通过一个单一的3.3V电源供电时， VREG_PD端子（端子73上亲民党

封装在ZAJ包终端B7）是连接到GND 。 VREG_PD使能内部3.3 V至1.95 V

稳压器，可在1.95 V至核心。在当VREG_PD拉高至VDD通过至少一个

1 - kΩ电阻的TSB81BA3E内部调节器是关闭的，该设备可以由两个独立的外部供电

稳压电源： 3.3 V的I / O和1.95 -V的核心。核心电压被提供给PLLVDD -CORE

和DVDD -CORE终端在推荐工作条件下（ 1.95 -V标称值）的要求。该

PLLVDD -CORE终端必须从DVDD -CORE端子分开。该PLLVDD -CORE和所述

DVDD -CORE终端必须与1 uF的电容去耦至stabilze各自的供应。另外

0.10uF和0.01uF的高频旁路电容器，也可以使用。 DVDD -CORE之间的分离

和PLLVDD -CORE可通过单独的电源导轨来实现，或者通过单个电源轨，其中

DVDD的-CORE和PLLVDD -CORE是由一个滤波器网络分离，以将噪音从PLLVDD -CORE

供应量。

该TSB81BA3E需要一个外部98.304 MHz的晶体振荡器来生成参考时钟。外部

时钟驱动一个内部锁相环（PLL），其产生所需的基准信号。该参考

信号提供了控制出站编码信息传输的时钟信号。一个49.152 MHz的

时钟信号被提供给相关联的有限责任公司的两个器件之间的同步，并用于

与IEEE操作符合PHY链路接口，当接收到的数据的再同步

1394A -2000标准。甲98.304 MHz的时钟信号被提供给相关的LLC以同步

两个设备操作在符合IEEE P1394b标准PHY链路接口时。电源

向下（PD）的功能，当通过断言PD端子高使能时，停止PLL的操作。

数据位通过从二维的有限责任公司收到了电缆端口进行传输，四或八个位并行

路径（取决于操作的请求的传输速度和PHY链路接口模式）。他们是

内部锁存，并结合连续编码，并在98.304 ， 196.608 ， 393.216 ， 491.52 ，或983.04透射

兆比特/秒（简称为S100 ，S200 ， S400中， S400B ，或S800的速度，分别）作为出信息

流。

PHY链路接口，可以按照任意的IEEE 1394A -2000协议或IEEE 1394B -2002协议。当

使用1394A -2000 LLC如TSB12LV26的BMODE终端应被撤消。 PHY链路

接口然后按照传统的1394a -2000标准进行操作。当使用1394b的LLC。如

在TSB82AA2的BMODE终端必须置。 PHY链路接口，那么符合P1394b

标准。

电缆接口可以按照任意的IEEE 1394A -2000协议的所有端口1394b标准。模式

的操作由端口的接口能力来确定被连接。当任何三个端口的

被连接到1394 -2000规范的器件，在该端口上的电缆接口工作在1394 -2000

数据选通模式在一个兼容的S100 ，S200 ，或S400的速度。当一个双语端口连接到1394B

兼容的节点，在该端口上的电缆接口每在S400B或S800的速度的P1394b标准操作。该

TSB81BA3E自动确定双语端口的正确的电缆接口连接方法。

记

该BMODE终端不选择操作的网线接口模式。该BMODE

终端选择操作的PHY链路接口模式和影响仲裁

模式上的电缆。当BMODE端被拉高， BOSS仲裁

禁用。

在分组接收的串行数据位被分裂成两个，四个，或8位的并行数据流（依赖于

所指示的接收速度和PHY链路操作的接口模式），再同步到本地系统

时钟和发送到相关联的有限责任公司。所接收的数据也被发送（重复）上的其它连接

与有源电缆端口。

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在分组接收的串行数据位被分裂成两个，四个，或8位的并行数据流（依赖于

所指示的接收速度和PHY链路操作的接口模式），再同步到本地系统

时钟和发送到相关联的有限责任公司。所接收的数据也被发送（重复）上的其它连接

与有源电缆端口。

无论是双绞线A（ TPA ）和双绞线B（城规会）网线接口集成差分比较器

初始化和仲裁期间，当连接到1394A -2000兼容的设备来监控线路状态。

这些比较器的输出被使用的内部逻辑来确定仲裁状态。在TPA

信道监视输入电缆的共模电压。此共模电压的值被用于

在1394型的仲裁，并设置下一个分组的传输速度。另外，城规会频道

监视输入电缆的共模电压的TPB对用于的远程供给的存在

双绞线的偏见（ TPBIAS ）的电压。

当连接到1394A -2000兼容节点，在TSB81BA3E提供了一个1.86 -V的标称偏置电压

在TPBIAS终端端口终端。物理层包含三个独立TPBIAS电路（一个用于每个

端口）。这个偏置电压，当通过由遥控接收器中的电缆所示，表示活动的存在

连接。这个偏置电压源必须由1-3的外部滤波电容来稳定

μF的。

在TSB81BA3E线路驱动器的设计与外部112 Ω的终端电阻网络的工作

搭配110 - Ω电缆的阻抗。一个终端网络，需要在一个双绞线电缆的每一端。每

网络是由一对串联连接的 56 Ω的电阻器。一对电阻器是的中点

连接到所述的TPA端子被连接到其对应的TPBIAS电压端子。的中点

对的，直接连接到TPB端子电阻耦合到地，通过一个并联RC

网络与5 kΩ和270 pF的推荐值。的外部线路端接电阻器的值是

设计满足了标准规格的并联连接的内部接收电路时。一

精密连接R0和R1之间的外部电阻设定驱动器输出电流，以及

其他内部工作电流。

当TSB81BA3E的电源是关闭的，而双绞线电缆连接时， TSB81BA3E

发射器和接收器电路呈现一个高阻抗信号的电缆，这并不在加载设备

该电缆的另一端。

当TSB81BA3E用于在没有一个端口的一个或多个带出到连接器，双绞线

的未使用的端口的终端必须终止进行可靠操作。对于每一个未使用的端口，该端口必须

被逼到1394A -only模式（数据选通-only模式），然后是TPB +和TPB-终端可以连在一起

然后被拉至地;或TPB +和TPB-端子可连接到所建议的正常

终端网络。未使用的端口的TPA +和TPA-端可以悬空。该TPBIAS

终端可连接到一个1 - μF的电容器接地或悬空。

要操作一个端口作为双语1394b的端口，该端口的力数据选通仅终端（ DS0 ， DS1 ， DS2或）

需要被拉到地通过一个1kΩ电阻。该端口必须在1394B双语模式下运行

每当一个1394b的双语或1394b的β-内只有连接器被连接到该端口。要操作的端口作为

1394专用端口，所述力数据选通，仅终端（ DS0 ， DS1， DS2或）需要被拉到3.3 VV

通过

1 kΩ电阻。该端口必须被强制的数据选通- only模式的唯一情况是，如果该端口连接到

一个1394a接口（无论是6针，这是建议，或者4针）。提供这种模式，以确保1394B

信令是从来没有穿过1394A电缆发送。

该TESTM ， VREG_PD ，SE和SM端子用于设置各种制造的测试条件。为

正常操作时， TESTM和VREG_PD终端必须连接到V

通过一个1kΩ电阻。该

SE和SM端子必须连接到地通过一个1kΩ电阻。

三个封装端子被用作输入来设置默认值在三个配置状态位

自ID信息包。它们可以被拉高通过一个1kΩ电阻器或硬连线低的设备装置的功能

设计。的PC0 ， PC1， PC2和终端指示为节点（需要缺省功率级的状态

功率从电缆或将电源提供给所述电缆）的能力。在PHY寄存器组的竞争者位

表示该节点是一个竞争者要么为同步资源管理器（IRM）或总线管理器

（ BM ）。在TSB81BA3E ，该位只可通过写PHY寄存器组进行设置。如果节点希望成为一个

竞争者IRM或BM ，则该节点的软件必须设置在PHY寄存器设置该位。

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脂多糖（链路功率状态）的终端的工作原理与LKON / DS2的终端进行管理的节点的功率使用。

从LLC。的LPS信号是用来与LCtrl位（见

表1

和

表2

在

应用信息

一节），以指示有限责任公司的主动/电源状态。脂多糖信号也会重置，关闭，并初始化

的PHY - LLC接口（在PHY -LCC接口的状态被完全控制由脂多糖输入无关

在LCtrl位的状态）。

脂多糖输入被认为是不活动的，如果它保持低电平超过LPS_RESET时间（见LPS终端

定义），被认为是积极的，否则。当TSB81BA3E检测出内毒素的输入是无效的，该

PHY - LLC接口被放置到其中的CTL和D输出的逻辑0保持低功率复位状态

国家和LREQ输入被忽略;然而， PCLK输出仍然有效。如果LPS输入保持低电平

以上所述LPS_DISABLE时间（见脂多糖终端定义），然后在PHY - LLC接口放入

低功耗禁用状态，其中PCLK输出也保持无效状态。该TSB81BA3E继续

所需的正常网络运行无论PHY - LLC的状态所需的中继器功能

界面。当接口处于复位或禁用状态和LPS的输入被再次观察到的活性，所述

PHY的初始化接口，并返回到正常操作。该PHY - LLC接口在残疾人还举行

在硬件复位状态。当LPS终端正被感测为具有后返回到活动状态

进入LPS_DISABLE时， TSB81BA3E发出一个总线复位。这个广播节点的自ID信息包，

其中包含更新的L比特状态（ PHY有限责任公司现在正在访问）。

所述PHY使用LKON / DS2的终端通知在LLC上电和被激活。当被激活时，该

输出LKON / DS2信号是一个方波。该PHY激活LKON / DS2输出时， LLC是不活跃

和唤醒事件发生。该有限责任公司被认为是不活动时，无论是LPS输入无效，描述

以上，或LCtrl位清0时，链路物理层上的数据包发给该唤醒事件发生

节点被接收，或有条件时的PHY中断发生。该PHY释放了LKON / DS2输出时

在LLC变成激活状态（两者的LPS检测为活跃并且LCtrl位设置为1）。该PHY也拉高了

当发生总线复位时，除非的PHY中断条件的存在，这否则将LKON / DS2的输出

引起LKON / DS2被激活。如果PHY重新上电，电源类是0到4 ，然后PHY

断言LKON / DS2约167

或直到两者的LPS激活和LCtrl位为1 。

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引脚分配

PFP封装

（ TOP VIEW ）

TPA2+

TPA2

AVDD3.3

TPB2+

TPB2

60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41

TPA0+

TPA0

AVDD3.3

AGND

TPB0+

TPB0

TPBIAS1

TPA1+

TPA1

AVDD3.3

AGND

TPB1+

TPB1

TPBIAS0

TPBIAS2

AGND

AVDD3.3

DGND

DVDD -CORE

PC0

PC1

PC2

DVDD3.3

DVDD -CORE

DGND

VREG_PD

BMODE

RESETz

DGND

TESTM

中央社

LPS

2 3

4 5

TSB81BA3E

7 8 9 10 11 12 13 14 15 16 17 18 19 20

AGND

AVDD3.3

DGND

DVDD -CORE

CPS

DS0

DS1

PLLVDD3.3

PLLVDD -CORE

PLLGND

RSVD

PLLGND

AVDD3.3

AGND

DVDD3.3

LCLK

DVDD -CORE

CTL0

CTL1

DGND

DVDD3.3

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品脱

LKON/DS2

LREQ

DGND

PCLK