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TP3155时隙分配电路

1993年9月

TP3155时隙分配电路

概述

该TP3155是一款单芯片CMOS逻辑电路设计

生成的发送和接收帧同步脉冲

多达8个的COMBO

编解码滤波器每个帧同步

脉冲可以被独立地分配到一个时隙中

多达32个时隙分配帧由控制

通过一个简单的串行接口端口装载在一个8位字

该控制接口是兼容的与所使用的

TP3020 TP3021和2910 2911编解码器的实现

轻松升级到COMBO编解码滤波器来进行

特点

控制多达8 COMBO编解码滤波器

独立的发送和接收时隙分配

8通道单向模式

每帧多达32个时隙

串行控制接口与TP3020 TP3021兼容

编解码器

LS TTL和CMOS兼容输入

5毫瓦5V操作

典型用途

TL 5118 - 1

TRI- STATE是美国国家半导体公司的注册商标。

COMBO

是美国国家半导体公司的商标。

1995年全国半导体公司

TL 5118

RRD - B30M115印制在U S A

绝对最大额定值

如果是用于军事航空领域的专用设备是必需的

请向美国国家半导体销售

办公经销商咨询具体可用性和规格

相对于GND

电压在任何输入

或输出

0 3V至GND

0 3V

工作温度范围

（环境）

存储温度范围

（环境）

最大的铅温度

（焊接10秒）

ESD额定值待确定

25 ℃

125 C

65℃，以

150 C

300 C

DC电气特性

除外，另有说明限制

胆大

字符是保证V

5 0V

5% T

0 ℃

70℃以

在T 100 ％电气测试的相关性

25℃，其他所有限制与其他生产测试和相关保障

或在V指定的产品设计和特性标准结构

5 0V牛逼

25 C

参数

输入电平

逻辑高

逻辑低

输入电流

所有的输入，除了模式

模式

输出电压电平

逻辑高

逻辑低

功耗

工作电流

和FS

输出I

3毫安

和FS

输出I

5毫安

输出I

5毫安

BCLK

2 048 MHz的

所有输出开路

条件

民

100

典型值

最大

单位

时序特定网络阳离子

除外，另有说明限制

胆大

字符是保证V

5 0V

5% T

0 ℃

70℃以

在T 100 ％电气测试的相关性

25℃，其他所有限制与其他生产测试和相关保障

或在V指定的产品设计和特性标准结构

5 0V牛逼

25 C所有时序参数都是在测

2 0V和V

0 7V

请参阅参数和时序约定检验方法信息部分

符号

WCH

WCL

SDC

HCD

SCC

肝癌

SCHC

HCHC

DBF

HSYNC

SSYNC

DTL

DTH

时钟周期

宽度时钟高

时钟宽度低

建立由D-时间

到CLK

从CLK保持时间

到D

设置时间从CS到CLK

从CLK保持时间

以CS

设置时间从频道选择CLK

保持时间从频道选择CLK

延迟时间从BCLK低FS

个R

0 –3

高或低

从BCLK到帧同步保持时间

设置时间从帧同步到BCLK

延迟TS

低

延迟TS

高

上升和下降时钟的时间

50 pF的

1K到V

BCLK CLK

50 pF的

100

140

参数

条件

BCLK CLK

民

480

160

100

最大

单位

框图

TL 5118 - 2

时序图

控制界面

TL 5118 - 3

产量

TL 5118 - 4

连接图

双列直插式封装

塑料芯片载体（ PCC ）套餐

TL 5118-5

订单号TP3155V

见NS包装数V20A

TL 5118 - 6

顶视图

订单号TP3155N

见NS包装数N20A

引脚说明

符号

描述

传统的CMOS帧同步输出

这通常是低的，去高电平有效

8个周期BCLK时的有效发射

时隙分配是由

传统的CMOS帧同步输出

这通常是低的，去高电平有效

对于BCLK的8个周期时，一个有效的接收

时隙分配是由

类似的发送帧同步输出引脚1

类似的接收帧同步输出引脚2

开漏N沟道输出，属于正常

马利高阻抗，但在任何拉低

主动发送时隙

的输入为一个8位串行控制字X为

第一位在计时

的时钟输入控制接口

低电平有效的片选控制IN-

terface

模式选择输入时保持开路

或连接到V

选择模式1和

当连接到GND模式2选择

在0V的接地连接设备

符号

BCLK

描述

该位时钟输入端应该运行在

同样的速度，对于COMBO CODEC

过滤器COMBO

XSYNC

发送TS0同步脉冲输入端必须

同步与BCLK

RSYNC CH 2此输入的功能由测定

MODE输入（引脚9 ）在模式1 ，这是重

人为对象的TS0同步脉冲RSYNC必须是

与BCLK同步的模式2是这样的

CH2输入的信道的MSB选择

字

CH1

的输入的下一显著位

通道选择字

CH0

信道的输入为LSB的选择

字定义了帧同步输出自动对焦

通过下面的控制字染

类似的发送帧同步输出引脚1

类似的接收帧同步输出引脚2

类似的发送帧同步输出引脚1

类似的接收帧同步输出引脚2

正电源给设备5V

CLK

模式

GND

功能说明

操作模式

该TP3155控制接口需要一个8位串行控制

字是与TP3020 TP3021和兼容

2910 2911编解码器，双位X和R定义哪些的

两组的帧同步输出的FS

0到FS

3或FS

3 ，由控制字和6比特的影响赋值

换货字段指定所选择的时隙0到31一

帧同步输出为高电平有效的一个时隙是

总是8个周期BCLK的帧可以由任意数量的

时隙高达32的误码率。如果一个时隙被分配给其

以外的时隙在帧中的FS数

或FS

其所分配仍然无效输出

可用模式1是用于系两种操作模式

需要不同的时隙分配的传输TEMS

麻省理工学院和接收每个通道的方向模式1选择 -

通过使销9 （ MODE）的开路或将其连接到编

在这种情况下，引脚13是在RSYNC输入限定

每个接收帧的开始和四个输出

0–FS

3顷分配方面的RSYNC

XSYNC输入定义了每个发送帧的开始和

FS输出

0 FS

3上添加了相对于XSYNC

XSYNC可能与RSYNC在 - 任何相位关系

却将CH0和CH1选择的信道从0到3（见

表IA ）

模式2提供了分配的所有8帧同步的选项

相对于XSYNC输入输出模式2是选择 -

通过连接销9 （ MODE ）和GND这使得编

TP3155 TSAC的任何一个8通道无方向性有用

控制器或系统，其中所述发射和接收

每个信道的方向始终被分配到相同的

与其他I E FS的时隙

和FS

输入端上的

COMBO编解码器过滤器是硬连接在一起。在这

要分配的信道的情况下，逻辑选择是

通过输入CH0 CH1和CH2取得（见表磅）

电初始化

在上电期间所有的帧同步输出FS

0–FS

3顷抑制，保持低输出都无法去

有效，直到一个有效的时隙分配是由

LOADING控制数据

在控制数据中的二进制代码的加载

选择的通道必须在输入CH0和CH1设定（和

CH 2在模式2）参照表Ia和Ib

控制数据的时钟到D

输入在下降

CLK的边缘

当CS为低电平

一个新的时隙分配被转移到所选择的

在CS中的高跳变寄存器赋值

新分配是重新同步到系统时钟

这样，新的FS的输出脉冲将启动下一个

后CS的上升沿完成有效时隙

时隙计数器操作

在每个发射帧的TS0的受限定的开始

第一个下降沿BCLK的上升沿后XSYNC变高变压器

麻省理工学院的时隙计数器被重置为000000 ，并开始递增

换货每8个周期BCLK的每一次计数比较

与4个发射分配寄存器和上查找

匹配一个帧同步脉冲在那个FS产生

产量

BCLK的同样的第一个下降沿RSYNC进入后

高定义接收TS0和输出的开始

0–FS

对于生成到TS0 3时

接收时隙计数器匹配相应的接收

转让注册

产量

在模式1 （独立的发送和接收任务）这个

输出拉低时任财政司司长

输出脉冲正在

产生在模式2此输出拉低，每当有

或FS

正在生成的输出在所有其他时间是

开路，允许该TS

的多个输出

TSACS是电线与运算具有共同的拉在一起

电阻器，该信号可用于控制三态

使一个线驱动器的输入缓冲发送PCM总线

从CODEC过滤器到背板

表IA控制模式1

（ TP3020 TP3021兼容）

X是第一位主频到D

输入

控制数据格式

CH1

CH0

时隙

（注1 ）

频道精选

分配给FS

行动

或FS

分配时隙两个选择FS

和FS

分配时隙给选择的FS

只

分配时隙给选择的FS

只

禁用这两个选择FS

和FS

表ⅠB控制模式2

CH2

CH1

CH0

频道精选

分配给FS

行动

(

分配时隙给选择的输出

禁用选定的输出

注1

当T5

1，则相应的FS

或FS

输出无效