【TLV2541 ， TLV2542 ， TLV25452.7 V至5.5 V ，低功耗， 12位，二】,IC型号TLV2541IDGKR,TLV2541IDGKR PDF资料,TLV2541IDGKR经销商,ic,电子元器件-51电子网

TLV2541 ， TLV2542 ， TLV2545

2.7 V至5.5 V ，低功耗， 12位，二百分之一百四十○ KSPS ，

串行模拟数字转换器具有自功率谱DOWN

SLAS245E

-march

2000

经修订的2010年4月

最大吞吐量。。。二百分之一百四十〇 KSPS

内置转换时钟

INL / DNL ：

±1

LSB（最大值）， SINAD 72分贝，

SFDR ： 85分贝，女

= 20千赫

SPI / DSP兼容的串行接口

单电源： 2.7伏至5.5伏

轨到轨模拟输入，500 kHz的带宽

三个方案可供选择：

TLV2541 ：单声道输入

顶视图

TLV2541

顶视图

TLV2542

TLV2542 ：双通道

Autosweep

TLV2545 ：单通道带

伪差分输入

较低的功耗下的自功率

工作电流为1mA 2.7 V， 1.5毫安

在5 V

自功率谱下： 2

μA

在2.7 V ， 5

μA

在5 V

小型8引脚MSOP和SOIC封装

顶视图

TLV2545

REF

GND

艾因

SDO

SCLK

REF

GND

AIN0

SDO

SCLK

AIN1

REF

GND

AIN（+ ）

SDO

SCLK

AIN（ - ）

描述

该TLV2541 ， TLV2542和TLV2545是一个家庭的高性能， 12位，低功耗，微型化， CMOS

模拟 - 数字转换器（ADC）。该TLV254x系列采用单2.7 V至5.5 V电源。设备

可与单，双或单伪差分输入。每个设备都有一个片选（ CS ），串行

时钟（SCLK）和串行数据输出（SDO），提供了一个直接的三线接口的大多数串行端口

流行的主机的微处理器（ SPI接口）。当与TMS320t的DSP ，一个帧同步信号（ FS）的接口

可以用来指示所有设备或FS的TLV2541 CS上的串行数据帧的开始。

TLV2541 ， TLV2542和TLV2545被设计为具有非常低的功率消耗进行操作。省电

功能被进一步增强了与自功率下降模式。该产品系列具有高速串行链路

现代主处理器与SCLK高达20 MHz 。 SCLK最高频率取决于

操作模式（见表1）。该TLV254x系列采用内置的振荡器作为转换时钟，

提供3.5 μs的转换时间。

可选项

包装设备

8-MSOP

（ DGK ）

TLV2541CDGK （ AGZ ）

0 ° C至70℃

0 C 70°C

TLV2542CDGK （ AHB ）

TLV2545CDGK （ AHD ）

TLV2541IDGK （ AHA ）

40°C

至85℃

40 C 85 C

TLV2542IDGK （ AHC ）

TLV2545IDGK （ AHE ）

TLV2541ID

TLV2542ID

TLV2545ID

8-SOIC

(D)

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

TMS320是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2000

2003年，德州仪器

邮政信箱655303达拉斯，德克萨斯州75265

邮政信箱1443休斯敦，得克萨斯州77251-1443

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经修订的2010年4月

TLV2541 ， TLV2542 ， TLV2545

2.7 V至5.5 V ，低功耗， 12位，二百分之一百四十○ KSPS ，

串行模拟数字转换器具有自功率谱DOWN

功能框图

TLV2541

REF

AIN0

艾因

OSC

S / H

低功耗

12-BIT

SAR ADC

转变

时钟

控制

逻辑

SDO

AIN1

S / H

低功耗

SAR ADC

转变

时钟

控制

逻辑

GND

TLV2545

REF

SDO

MUX

TLV2542

OSC

SCLK

GND

AIN（+ ）

AIN（ - ）

OSC

S / H

低功耗

12-BIT

SAR ADC

转变

时钟

控制

逻辑

GND

SDO

SCLK

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2.7 V至5.5 V ，低功耗， 12位，二百分之一百四十○ KSPS ，

串行模拟数字转换器具有自功率谱DOWN

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经修订的2010年4月

终端功能

TLV2541

终奌站

名字

艾因

GND

SCLK

SDO

号

I / O

模拟输入通道

片选。在CS输入高电平到低电平的转换删除一个最大设定时间内从三态SDO 。

CS可以用来在FS销时的专用DSP串行端口被使用。

DSP帧同步输入。表示一个串行数据帧的开始的。配合该终端到V

如果不使用。

接地回路的内部电路。除非另有说明，所有的电压测量都是相对于GND 。

输出串行时钟。这个终端装置接收来自主处理器的串行SCLK 。

三态串行输出的A / D转换结果。 SDO保持在高阻抗状态，直到CS下降沿

或者FS的上升沿，以先到为准。输出格式是MSB优先。

当FS不使用（ FS = 1 CS下降沿）的MSB在CS下降沿呈现给SDO引脚

输出数据在SCLK的第一个下降沿有效。

当CS和FS都用来（FS = 0在CS的下降沿）的MSB被提供给以后的SDO引脚

CS下降沿边缘。当CS连接/保持低电平时， MSB提出的SDO上升FS之后。输出数据是有效的

在SCLK的第一个下降沿。（这一般是使用从利用专用的串行端口的DSP的有源FS ）。

REF

正电源电压

外部基准输入

描述

TLV2542/45

终奌站

名字

AIN0 / AIN（+ ）

AIN1 / AIN （ - ）

GND

SCLK

SDO

号

I / O

描述

模拟输入通道0 TLV2542 -正输入TLV2545 。

模拟输入通道1 TLV2542反相输入为TLV2545 。

片选。 CS为高电平到低电平的转换消除的最大延迟时间内从三态SDO 。该引脚可

被连接到DSP的使用专用的串行端口的帧同步。

接地回路的内部电路。除非另有说明，所有的电压测量都是相对于GND 。

输出串行时钟。这个终端装置接收来自主处理器的串行SCLK 。

三态串行输出的A / D转换结果。 SDO保持在高阻抗状态，当CS为高电平

而直到LSB呈现呈现CS下降沿后的输出数据。输出格式是MSB优先。 SDO

在第16个SCLK后返回到高阻状态。输出数据在SCLK下降沿有效。

正电源电压

外部基准输入

REF

详细说明

该TLV2541 ， TLV2542和TLV2545是利用电荷逐次逼近（ SAR ）型ADC

再分配DAC 。图1示出了ADC的简化版本。

采样电容器取得在采样周期上Ain的信号。当转换过程

开始时， SAR控制逻辑和电荷再分配DAC用于加减固定金额收费的

从采样电容，以使所述比较器到平衡状态。当比较器

均衡，在转换完成并产生ADC输出代码。

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串行模拟数字转换器具有自功率谱DOWN

详细说明（续）

收费

再分配

DAC

艾因

控制

逻辑

ADC CODE

GND / AIN （ - ）

图1.简化特区巡回

串行接口

输出数据格式

最高位

D15D4

转换结果（ OD11 - OD0 ）

D3D0

不在乎

最低位

输出数据格式为二进制（单极性直二进制）。

二进制

零标度代码= 000H ， Vcode = GND

满量程码= FFFh的， Vcode = V

REF

1 LSB

伪差分输入

的TLV2545工作在伪差分模式。反相输入端可在销5，可以有一个

最大输入纹波

±0.2

五，这通常是用于地面噪声抑制。

控制和定时

启动循环

每个周期可以由CS ，FS或两者的组合来启动。内部状态机都需要一个

SCLK高电平到低电平的转换，以确定这些控制信号的状态，内部模块可以关

在活性周期。特别注意SPI模式是必要的。确保有至少一个SCLK时

CS （ 1脚）为高电平，以确保正确的操作。

TLV2541

经由CS控制（FS = 1在CS的下降沿）的CS -The下降沿是周期的开始。该MSB

应该读的第一个SCLK下降沿后CS为低电平。上的上升沿输出数据的变化

SCLK 。这通常用于具有SPI接口的微控制器，但它也可以被用于

DSP 。单片机的SPI接口应编程为参考CPOL = 0 （串行时钟

地）和CPHA = 1（数据是在串行时钟的下降沿）有效。至少有一个下降沿

在SCLK的需要，只要CS拉高。

FS的是周期的开始。的MSB应读在SCLK的后FS为低的第一个下降沿。这

是当ADC的DSP的串行端口上的唯一设备的典型配置。

通过FS控制（ CS连接/保持低电平） -The最高位后， FS的上升沿呈现。下降沿

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2.7 V至5.5 V ，低功耗， 12位，二百分之一百四十○ KSPS ，

串行模拟数字转换器具有自功率谱DOWN

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经修订的2010年4月

控制和定时（续）

经由CS和FS-的MSB控制的CS的下降沿之后呈现。 FS的下降沿是

采样周期的开始。最高位应该读的第一个SCLK下降沿后的FS低。产量

在SCLK的上升沿数据的变化。通常用于连接多个设备的该结构

到TMS320 DSP 。

TLV2542/5

使用CS （引脚1）上的TLV2542和TLV2545提供的所有控制权。该循环开始于下降沿

通过转变无论是从CS从TMS320 DSP的SPI微控制器或FS信号的信号提供。定时

类似于TLV2541 ，经由CS仅控制。

TLV2542通道MUX复位周期

该TLV2542采用CS重置模拟输入多路复用器。短活跃CS周期（ 4-7个SCLK ）复位

MUX到AIN0 。当CS循环时间大于7个SCLK的持续时间，如在该情况下，对于一个完整的

转换周期（ CS为低时为16个SCLK加上最大的转换时间），在MUX切换到下一个频道

（参见图4，用于定时）。上电后一个虚拟的转换周期，建议尝试之前

复位MUX 。

采样

该转换器的采样时间为12个SCLK的时间，开始在转换后收到的第五个SCLK

已收到高至低CS过渡（或为TLV2541高到低FS转换）。

转变

的TLV2541 ， TLV2542和TLV2545完整的转换以下述方式。在开始转换

之后的第16个SCLK下降沿，并采取3.5

μs

来完成。足够的时间（转换）应该被允许

上升CS或FS边缘之前，这样不会转换提前终止。

TLV2542输入通道选择切换在每个上升沿CS边缘。该MUX通道可以被重置为AIN0

经由CS在前面的部分，并在图4的输入被采样为12个SCLK描述的那样，转换，和

在下一个周期内的结果呈现在SDO 。还应注意采取足够的时间之间

样品，以避免过早地终止该周期，它发生在一个上升的CS过渡如果转换

不完整的。

在循环期间呈现的SDO数据是在先前所采取的样品的转换的结果

周期。

时序图/转换周期

SCLK

（样本）

（掉电）

SDO

OD11

OD10

OD9

OD8

OD7

OD6

OD5

OD0

图2. TLV2541时间：通过控制CS（ FS = 1 ）

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