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集成电路
数据表
TDA10021HT
DVB -C信道接收器
产品speci fi cation
取代2000年的数据06月21日
在集成电路, IC02文件
2001年10月1日
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
特点
4 ,16,32 ,64, 128和256正交幅度
调制( QAM )解调器( DVB -C兼容:
ETS 300-429 / ITU -T J83附件A / C)
高性能256 QAM的,特别是对于直接
IF应用
片上的10位模拟 - 数字转换器(ADC )
片上锁相环( PLL)的晶振频率
乘法(通常为4 MHz晶振)
数字下变频
可编程一半奈奎斯特滤波器(滚降= 0.15或0.13 )
两个脉冲宽度调制(PWM )与AGC输出
可编程接管点(调谐器和
下变频控制)
时钟定时恢复,具有可编程二阶
环路滤波器
从SACLK /可变符号速率能力64
SACLK / 4 ( SACLK = 36 MHz的最高)
可编程抗混叠滤波器
全数字载波恢复环路
载波捕获范围可达符号率18 %
集成的自适应均衡器(线性横向
均衡器和判决反馈均衡器)
片上的前向纠错(FEC)解码器
(解交织器和RS解码器)和充分的DVB -C的
柔顺
DVB兼容的差分译码和映射
并行和串行传输流接口
同时
I
2
C总线接口,便于控制
CMOS 0.2
m
技术。
应用
有线机顶盒
电缆调制解调器
MMDS ( ETS 300-749 )机顶盒。
订购信息
TYPE
TDA10021HT
名字
TQFP64
描述
概述
TDA10021HT
该TDA10021HT是一个单芯片的DVB -C的信道
接收器4 ,16,32 ,64, 128和256点QAM调制
信号。该设备可直接与IF信号,
这是由一个10位的ADC采样。
该TDA10021HT执行时钟和载波
恢复功能。两个时钟的数字环路滤波器
和载波恢复是可编程的,以
根据当前的优化其特征
应用程序。
后的基带的转换,使用均衡滤波器
在电缆应用回声消除。这些过滤器
被配置为一个T型间隔横向均衡器
或判决反馈均衡器(DFE ) ,以使
系统的性能可以根据被优化
网络特性。专有的均衡
算法,独立的载波偏移的,在实现
为了协助载波恢复。导演的决定
然后算法发生,以达到最终的均衡
收敛。
该TDA10021HT实现了福内卷积
解交织器深度12块和一个里德 - 所罗门
译码器,它校正最多8个错误字节。该
解交织器和RS解码器自动地为
由帧同步算法同步
它使用MPEG-2的同步字节。最后,解扰
根据DVB- C标准,是在里德实现
所罗门输出。此设备通过一个I控制
2
C总线。
0.2设计
m
CMOS技术并容纳在一个
64引脚TQFP封装, TDA10021HT工作在
商业级温度范围。
VERSION
SOT357-1
塑料薄型四方扁平的封装; 64线索;体10
×
10
×
1.0 mm
2001年10月1日
2
本文在这里白迫使横向页面,通过正确的Acrobat中reader.This文本的PDF浏览时旋转是在这里
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强制横向页面,通过正确的Acrobat中reader.This文字的PDF浏览时旋转是在这里工作本的文字是在这里
白迫使横向页面被正确通过Acrobat Reader的PDF格式浏览时旋转。白迫使横向页面被...
2001年10月1日
VCCD (PLL)的
DGND
XIN
2
3
XOUT
62
61
64
63
1, 24,
7, 41
4, 8,
25, 42
14, 30,
43
15, 31,
44
50
49
52
51
55, 60
56, 59
13
PLLGND
VDDD18
4
4
VSSD18
VCCA ( PLL )
PLL
SACLK
5
时钟
恢复
IF
ADC
10
基带
转变
抽取
过滤器
定时
GPIO
29
37至40,
45至48
36
产量
接口
35
34
33
ENSERI
TEST
CLR #
要人
VIM
IICDIV
21
6
16
58
57
10
21
SDA
SCL
18
I 2
C总线
框图
飞利浦半导体
VDDD33
3
3
手册,全页宽
DVB -C信道接收器
VSSD33
VDDD1
VSSD1
VDDA2
VSSA2
VDDA3
2
VSSA3
VDDD50
2
PWM
AGC
PWM
9
11
AGCTUN
AGCIF
奈奎斯特
均衡器
支架
恢复
决策
迪FF erential
解码器
8
CTRL
32
GPIO
解交织器
RS
解码器
DO [ 7 : 0 ]
DEN
OCLK
PSYNC
UNCOR
可编程
接口
3
去扰
28
TDA10021HT
JTAG
27
22
23
26
TDO
TMS
TCK
TDI
TRST
ENSERI
SDAT
SCLT
串行
接口
19
接口
54
VREF ( NEG )
53
VREF ( POS )
12
MGW343
17
20
TDA10021HT
产品speci fi cation
SADDR
图1框图。
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
钉扎
符号
V
DDD18
XIN
1
2
TYPE
(1)
S
I
描述
数字电源电压为所述芯( 1.8伏典型值)
TDA10021HT
晶振输入引脚:从根本上晶振相连的
在XIN和XOUT 。的XTAL的频率必须被选择,使得系统
系统时钟频率(XIN
×
该PLL)的系数相乘等于调谐器的1.6倍
输出中频;即系统时钟= 1.6
×
IF 。
晶振输出引脚:从根本上晶振相连的
在XIN和XOUT
为核心的数字地面
采样时钟:这个输出时钟可以反馈到外部10位ADC的
采样时钟; SACLK = SYSCLK / 2
测试输入引脚:在正常模式下,引脚测试必须连接到地
数字电源电压为所述芯( 1.8伏典型值)
为核心的数字地面
网络连接第一个PWM编码的输出信号进行自动增益控制的调谐器:该信号被馈送到AGC
通过一个RC网络扩增fi er 。上的最大信号频率
VAGC输出XIN / 16 。 AGC信息被刷新每1024个符号。
IICDIV :此引脚允许我的频率
2
C总线内部系统时钟是
选择,这取决于晶体的频率。内部I
2
C总线的时钟是
鑫4师
IICDIV
.
第二脉宽调制编码输出信号的自动增益控制的IF :该信号被馈送到AGC
通过一个RC网络扩增fi er 。上的最大信号频率
VAGC输出XIN / 16 。 AGC信息被刷新每1024个符号。
然而AGCIF也可以是CON组fi gured到输出的PWM信号,该信号的值
可通过I进行编程
2
C- BUS接口。
SADDR是我的LSB
2
在TDA10021HT的C总线地址。最高有效位
内部设置为000110.因此,完整的I
2
的C-总线地址
TDA10021HT是(从MSB到LSB ) 0,0, 0,1 ,1,0和SADDR 。
数字供电电压为垫5.0 V (必要的可承受5V电压输入)
数字电源电压焊盘(3.3V典型值)。
对于垫数字地
在CLR #输入是异步的,低电平有效,并清除TDA10021HT :
当CLR #变为低电平,电路立即进入其复位模式和正常
操作将恢复4 XIN下降沿后, CLR #返回高电平。在我
2
C总线
寄存器的内容都初始化为默认值。的最小宽度
CLR #在低级别4 XIN时钟周期。
I
2
C总线时钟输入: SCL应名义上是一个方波,最大值
频率400千赫。 SCL是由系统生成的我
2
C总线主控。
SDA是双向信号:这是我的串行输入/输出
2
C总线的内部模块。
一个上拉电阻(通常为4.7 kΩ的)必须连接SDA和V之间
DDD50
正确的操作(开漏输出) 。
SDAT相当于SDA的I / TDA10021HT的O,但可以是三态由我
2
C总线
编程。它实际上是一个由参数BYPIIC控制开关的输出
寄存器测试(指数0F ) 。 SDAT是一个开漏输出,因此需要一个
外部上拉电阻。
XOUT
V
SSD18
SACLK
TEST
V
DDD18
V
SSD18
AGCTUN
3
4
5
6
7
8
9
O
G
O
I
S
G
O / OD
IICDIV
10
I
AGCIF
11
O / OD
SADDR
12
I
V
DDD50
V
DDD33
V
SSD33
CLR #
13
14
15
16
S
S
G
I
SCL
SDA
17
18
I
I / OD
SDAT
19
I / OD
2001年10月1日
4
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
TDA10021HT
符号
SCLT
20
TYPE
(1)
OD
描述
SCLT可以CON组fi gured为控制线输出或输出SCL输入。这
由参数BYPIIC和寄存器测试CTRL_SCLT (指数0F )控制。
SCLT是一个开漏输出,因此需要一个外部上拉电阻。
HIGH时,该引脚使能串口输出传输流通过
边界扫描引脚TRST , TDO , TCK , TDI和TMS (串行接口) 。必须设置
在低BIST和边界扫描模式。
测试时钟:用于驱动的边界扫描TAP控制器的独立时钟
模式。在正常操作模式中,必须将TCK置为低电平。在串行数据流模式,
TCK为时钟输出( OCLK ) 。
测试数据输入:对试验数据和指令中的边界扫描方式的串行输入。
在正常操作模式时,TDI必须被设置为低电平。在串行数据流模式下, TDI
是PSYNC输出。
数字电源电压为所述芯( 1.8伏典型值)
为核心的数字地面
测试复位:这一低电平输入信号用来复位TAP控制器在
边界扫描模式。在正常操作模式, TRST必须被设置为低电平。在
串行数据流模式, TRST是不可校正的输出( UNCOR ) 。
测试模式中进行选择:此输入信号提供给改变所需要的逻辑电平
TAP控制器的州。在正常操作模式,TMS必须被设置为
HIGH 。在串行数据流模式下, TMS是DEN输出。
测试数据输出:这是在边界扫描模式中所使用的串行测试输出引脚。
串行数据提供TCK的下降沿。在串行数据流模式, TDO是
数据输出(DO) 。
GPIO可以是网络骗子通过我gured
2
C总线无论是作为:
前端锁定指示( FEL ) (默认模式)
一个低电平输出中断线路(IT ),它可以由I构造
2
C总线
接口
控制输出引脚可编程按我
2
C总线。
GPIO是开漏输出,因此需要一个外部上拉电阻。
ENSERI
21
I
TCK
22
I / O
TDI
23
I / O
V
DDDI8
V
SSDI8
TRST
24
25
26
S
G
I / O
TMS
27
I / O
TDO
28
O
GPIO
29
OD
V
DDD33
V
SSD33
CTRL
UNCOR
30
31
32
33
S
G
OD
O
数字电源电压焊盘(3.3V典型值)。
对于垫数字地
CTRL是一个控制输出引脚可编程由我
2
C总线。 CTRL为漏极开路
输出,因此需要一个外部上拉电阻。
无法纠正的数据包:这个输出信号为高电平时,所提供的数据包
不可校正的(在188字节的数据包的) 。不可校正的数据包是不是
受的里德 - 所罗门解码器,但该字节的MSB之后的同步
字节被强制为逻辑1的MPEG-2的方法:误差FL股份指示符(如果RSI及IEI
都在我设置LOW
2
C总线表) 。
脉冲同步:这个输出信号变为高电平的同步字节( 0X47 )被提供时,
然后它变为低,直到下一个同步字节
输出时钟:这是输出时钟信号,以便在DO [ 7:0]的数据输出。 OCLK是内部
根据选择哪个界面产生。
数据使能:该输出信号为高电平时,有输出总线上的有效数据
DO [ 7 : 0 ]
PSYNC
OCLK
DEN
34
35
36
O
O
O
2001年10月1日
5
集成电路
数据表
TDA10021HT
DVB -C信道接收器
产品speci fi cation
取代2000年的数据06月21日
在集成电路, IC02文件
2001年10月1日
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
特点
4 ,16,32 ,64, 128和256正交幅度
调制( QAM )解调器( DVB -C兼容:
ETS 300-429 / ITU -T J83附件A / C)
高性能256 QAM的,特别是对于直接
IF应用
片上的10位模拟 - 数字转换器(ADC )
片上锁相环( PLL)的晶振频率
乘法(通常为4 MHz晶振)
数字下变频
可编程一半奈奎斯特滤波器(滚降= 0.15或0.13 )
两个脉冲宽度调制(PWM )与AGC输出
可编程接管点(调谐器和
下变频控制)
时钟定时恢复,具有可编程二阶
环路滤波器
从SACLK /可变符号速率能力64
SACLK / 4 ( SACLK = 36 MHz的最高)
可编程抗混叠滤波器
全数字载波恢复环路
载波捕获范围可达符号率18 %
集成的自适应均衡器(线性横向
均衡器和判决反馈均衡器)
片上的前向纠错(FEC)解码器
(解交织器和RS解码器)和充分的DVB -C的
柔顺
DVB兼容的差分译码和映射
并行和串行传输流接口
同时
I
2
C总线接口,便于控制
CMOS 0.2
m
技术。
应用
有线机顶盒
电缆调制解调器
MMDS ( ETS 300-749 )机顶盒。
订购信息
TYPE
TDA10021HT
名字
TQFP64
描述
概述
TDA10021HT
该TDA10021HT是一个单芯片的DVB -C的信道
接收器4 ,16,32 ,64, 128和256点QAM调制
信号。该设备可直接与IF信号,
这是由一个10位的ADC采样。
该TDA10021HT执行时钟和载波
恢复功能。两个时钟的数字环路滤波器
和载波恢复是可编程的,以
根据当前的优化其特征
应用程序。
后的基带的转换,使用均衡滤波器
在电缆应用回声消除。这些过滤器
被配置为一个T型间隔横向均衡器
或判决反馈均衡器(DFE ) ,以使
系统的性能可以根据被优化
网络特性。专有的均衡
算法,独立的载波偏移的,在实现
为了协助载波恢复。导演的决定
然后算法发生,以达到最终的均衡
收敛。
该TDA10021HT实现了福内卷积
解交织器深度12块和一个里德 - 所罗门
译码器,它校正最多8个错误字节。该
解交织器和RS解码器自动地为
由帧同步算法同步
它使用MPEG-2的同步字节。最后,解扰
根据DVB- C标准,是在里德实现
所罗门输出。此设备通过一个I控制
2
C总线。
0.2设计
m
CMOS技术并容纳在一个
64引脚TQFP封装, TDA10021HT工作在
商业级温度范围。
VERSION
SOT357-1
塑料薄型四方扁平的封装; 64线索;体10
×
10
×
1.0 mm
2001年10月1日
2
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强制横向页面,通过正确的Acrobat中reader.This文字的PDF浏览时旋转是在这里工作本的文字是在这里
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2001年10月1日
VCCD (PLL)的
DGND
XIN
2
3
XOUT
62
61
64
63
1, 24,
7, 41
4, 8,
25, 42
14, 30,
43
15, 31,
44
50
49
52
51
55, 60
56, 59
13
PLLGND
VDDD18
4
4
VSSD18
VCCA ( PLL )
PLL
SACLK
5
时钟
恢复
IF
ADC
10
基带
转变
抽取
过滤器
定时
GPIO
29
37至40,
45至48
36
产量
接口
35
34
33
ENSERI
TEST
CLR #
要人
VIM
IICDIV
21
6
16
58
57
10
21
SDA
SCL
18
I 2
C总线
框图
飞利浦半导体
VDDD33
3
3
手册,全页宽
DVB -C信道接收器
VSSD33
VDDD1
VSSD1
VDDA2
VSSA2
VDDA3
2
VSSA3
VDDD50
2
PWM
AGC
PWM
9
11
AGCTUN
AGCIF
奈奎斯特
均衡器
支架
恢复
决策
迪FF erential
解码器
8
CTRL
32
GPIO
解交织器
RS
解码器
DO [ 7 : 0 ]
DEN
OCLK
PSYNC
UNCOR
可编程
接口
3
去扰
28
TDA10021HT
JTAG
27
22
23
26
TDO
TMS
TCK
TDI
TRST
ENSERI
SDAT
SCLT
串行
接口
19
接口
54
VREF ( NEG )
53
VREF ( POS )
12
MGW343
17
20
TDA10021HT
产品speci fi cation
SADDR
图1框图。
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
钉扎
符号
V
DDD18
XIN
1
2
TYPE
(1)
S
I
描述
数字电源电压为所述芯( 1.8伏典型值)
TDA10021HT
晶振输入引脚:从根本上晶振相连的
在XIN和XOUT 。的XTAL的频率必须被选择,使得系统
系统时钟频率(XIN
×
该PLL)的系数相乘等于调谐器的1.6倍
输出中频;即系统时钟= 1.6
×
IF 。
晶振输出引脚:从根本上晶振相连的
在XIN和XOUT
为核心的数字地面
采样时钟:这个输出时钟可以反馈到外部10位ADC的
采样时钟; SACLK = SYSCLK / 2
测试输入引脚:在正常模式下,引脚测试必须连接到地
数字电源电压为所述芯( 1.8伏典型值)
为核心的数字地面
网络连接第一个PWM编码的输出信号进行自动增益控制的调谐器:该信号被馈送到AGC
通过一个RC网络扩增fi er 。上的最大信号频率
VAGC输出XIN / 16 。 AGC信息被刷新每1024个符号。
IICDIV :此引脚允许我的频率
2
C总线内部系统时钟是
选择,这取决于晶体的频率。内部I
2
C总线的时钟是
鑫4师
IICDIV
.
第二脉宽调制编码输出信号的自动增益控制的IF :该信号被馈送到AGC
通过一个RC网络扩增fi er 。上的最大信号频率
VAGC输出XIN / 16 。 AGC信息被刷新每1024个符号。
然而AGCIF也可以是CON组fi gured到输出的PWM信号,该信号的值
可通过I进行编程
2
C- BUS接口。
SADDR是我的LSB
2
在TDA10021HT的C总线地址。最高有效位
内部设置为000110.因此,完整的I
2
的C-总线地址
TDA10021HT是(从MSB到LSB ) 0,0, 0,1 ,1,0和SADDR 。
数字供电电压为垫5.0 V (必要的可承受5V电压输入)
数字电源电压焊盘(3.3V典型值)。
对于垫数字地
在CLR #输入是异步的,低电平有效,并清除TDA10021HT :
当CLR #变为低电平,电路立即进入其复位模式和正常
操作将恢复4 XIN下降沿后, CLR #返回高电平。在我
2
C总线
寄存器的内容都初始化为默认值。的最小宽度
CLR #在低级别4 XIN时钟周期。
I
2
C总线时钟输入: SCL应名义上是一个方波,最大值
频率400千赫。 SCL是由系统生成的我
2
C总线主控。
SDA是双向信号:这是我的串行输入/输出
2
C总线的内部模块。
一个上拉电阻(通常为4.7 kΩ的)必须连接SDA和V之间
DDD50
正确的操作(开漏输出) 。
SDAT相当于SDA的I / TDA10021HT的O,但可以是三态由我
2
C总线
编程。它实际上是一个由参数BYPIIC控制开关的输出
寄存器测试(指数0F ) 。 SDAT是一个开漏输出,因此需要一个
外部上拉电阻。
XOUT
V
SSD18
SACLK
TEST
V
DDD18
V
SSD18
AGCTUN
3
4
5
6
7
8
9
O
G
O
I
S
G
O / OD
IICDIV
10
I
AGCIF
11
O / OD
SADDR
12
I
V
DDD50
V
DDD33
V
SSD33
CLR #
13
14
15
16
S
S
G
I
SCL
SDA
17
18
I
I / OD
SDAT
19
I / OD
2001年10月1日
4
飞利浦半导体
产品speci fi cation
DVB -C信道接收器
TDA10021HT
符号
SCLT
20
TYPE
(1)
OD
描述
SCLT可以CON组fi gured为控制线输出或输出SCL输入。这
由参数BYPIIC和寄存器测试CTRL_SCLT (指数0F )控制。
SCLT是一个开漏输出,因此需要一个外部上拉电阻。
HIGH时,该引脚使能串口输出传输流通过
边界扫描引脚TRST , TDO , TCK , TDI和TMS (串行接口) 。必须设置
在低BIST和边界扫描模式。
测试时钟:用于驱动的边界扫描TAP控制器的独立时钟
模式。在正常操作模式中,必须将TCK置为低电平。在串行数据流模式,
TCK为时钟输出( OCLK ) 。
测试数据输入:对试验数据和指令中的边界扫描方式的串行输入。
在正常操作模式时,TDI必须被设置为低电平。在串行数据流模式下, TDI
是PSYNC输出。
数字电源电压为所述芯( 1.8伏典型值)
为核心的数字地面
测试复位:这一低电平输入信号用来复位TAP控制器在
边界扫描模式。在正常操作模式, TRST必须被设置为低电平。在
串行数据流模式, TRST是不可校正的输出( UNCOR ) 。
测试模式中进行选择:此输入信号提供给改变所需要的逻辑电平
TAP控制器的州。在正常操作模式,TMS必须被设置为
HIGH 。在串行数据流模式下, TMS是DEN输出。
测试数据输出:这是在边界扫描模式中所使用的串行测试输出引脚。
串行数据提供TCK的下降沿。在串行数据流模式, TDO是
数据输出(DO) 。
GPIO可以是网络骗子通过我gured
2
C总线无论是作为:
前端锁定指示( FEL ) (默认模式)
一个低电平输出中断线路(IT ),它可以由I构造
2
C总线
接口
控制输出引脚可编程按我
2
C总线。
GPIO是开漏输出,因此需要一个外部上拉电阻。
ENSERI
21
I
TCK
22
I / O
TDI
23
I / O
V
DDDI8
V
SSDI8
TRST
24
25
26
S
G
I / O
TMS
27
I / O
TDO
28
O
GPIO
29
OD
V
DDD33
V
SSD33
CTRL
UNCOR
30
31
32
33
S
G
OD
O
数字电源电压焊盘(3.3V典型值)。
对于垫数字地
CTRL是一个控制输出引脚可编程由我
2
C总线。 CTRL为漏极开路
输出,因此需要一个外部上拉电阻。
无法纠正的数据包:这个输出信号为高电平时,所提供的数据包
不可校正的(在188字节的数据包的) 。不可校正的数据包是不是
受的里德 - 所罗门解码器,但该字节的MSB之后的同步
字节被强制为逻辑1的MPEG-2的方法:误差FL股份指示符(如果RSI及IEI
都在我设置LOW
2
C总线表) 。
脉冲同步:这个输出信号变为高电平的同步字节( 0X47 )被提供时,
然后它变为低,直到下一个同步字节
输出时钟:这是输出时钟信号,以便在DO [ 7:0]的数据输出。 OCLK是内部
根据选择哪个界面产生。
数据使能:该输出信号为高电平时,有输出总线上的有效数据
DO [ 7 : 0 ]
PSYNC
OCLK
DEN
34
35
36
O
O
O
2001年10月1日
5
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