W.A.R.P. 1.1
WEIGHT时间联想规则处理器
高级数据
高速处理规则
前项成员函数的任何
形状
高达256规则（ 4来路， 1
随之而来的）
多达16个输入可配置变量
截至16成员函数的输入
变量
多达16个输出变量
多达128个隶属函数的所有
Consequents
MAX- DOT推理方法
去模糊化芯片
软件工具和仿真器可用性
100针CPGA100陶瓷封装
84引脚塑料有引线芯片载体封装
概述
W.A.R.P.它是一个VLSI模糊逻辑控制器
架构源于实现的需要
一体化结构具有很高的推理perform-
电器和灵活性。为了得到这些结果的模块化
体系结构基础上的一组平行的存储器
块已经落实。
为了obtainhigh表演W.A.R.P.用途
在各个不同的数据表示
计算周期的相位，使得它是
总是在最佳的数据表象操作
sentation 。一个矢量表征一直是
为前导成员函数采用
系统蒸发散。 W.A.R.P.利用了SGS- THOMSON巳
ented策略来存储AntecedentMembership
表1. W.A.R.P.配置设置
输入数
标准格式规则
编号规则
先前的隶属函数数
随之而来的隶属函数数
输入数据解析
输出数据解析
配置[ 1..8 ]
4来路， 1因之[或子集]
最大256规则中的4前情， 1因之格式
配置[高达16输入变量]
最大256所有输出变量
8位
8位
CPGA 100
PLCC84
图1.逻辑图
MCLK VS S VDD
鳍
S YNC
8
10
O0-O9
4
I0-I7
3
W.A.R.P.
1.1
OCNT0-OCNT3
机顶盒
NP
EP
EPA0-EPA2
10
A0-A9
CHM OFL PRS牛逼
1996年5月
这是对正在开发或正在接受评估的新产品预览。详细信息如有变更，恕不没有蒂斯。
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图2. CPGA100引脚配置
表2.绝对最大额定值
符号
V
DD
V
I
V
O
I
OL
I
OH
T
选择
T
英镑
注意事项：
参数
电源电压
输入电压
输出继电器的电压
输出灌电流峰值
输出源电流峰值
工作温度
存储温度（陶瓷）
存储温度（塑料）
价值
-0.5 7
-0.5到V
DD
+0.5
-0.5到V
DD
+0.5
+24
-12
0至+70
-65到+150
-45到+125
单位
V
V
V
mA
mA
°C
°C
°C
工作条件超过表中所列“绝对最大额定值”，可能对器件造成永久性损坏。
这些压力额定值只，设备的操作，在这些或以上的任何其他条件的工作指示
本规范的部分将得不到保证。暴露在绝对最大额定值条件下工作会影响
器件的可靠性。另请参阅SGS- THOMSON SURE计划和其他有关质量文件。
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图3. PLCC84引脚配置
EPA0
EPA1
EPA2
VDD
VDD
A9
VDD
VSS
VSS
11 10 9
12
VSS
VDD
MCLK
I0
I1
I2
I3
I4
I5
I6
I7
CHM
鳍
OFL
PRST
TE
MTE
VSS
VDD
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
8
7
6
5
4
3
2
1 84 83 82 81 80 79 78 77 76 75
74
73
72
71
70
69
68
67
66
65
SYNC
OTST
OMTS
机顶盒
EP
VSS
NP
OCNT3
OCNT2
OCNT1
OCNT0
VSS
VDD
VSS
VDD
W.A.R.P. 1.1
VSS
A0
A1
A2
A3
A4
A5
A6
A7
A8
64
63
62
61
60
59
58
57
56
55
54
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
VDD
VDD
VSS
VSS
VSS
O0
O1
O2
O3
O4
O5
O6
O7
O8
O9
表3. Recomended工作条件（大= 0至+70
°C
除非另有规定编）
符号
V
DD
V
IL
V
IH
V
OL
V
OH
FCLK
CL
参数
电源电压
输入电压
输入电压
输出继电器的电压
输出继电器的电压
时钟频率
输出负载电容
10
2.4
40
85
2
0.5
民
4.75
典型值
5.0
最大
5.25
0.8
单位
V
V
V
V
V
兆赫
pF
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表4.引脚说明
名字
V
DD
V
SS
A0-A9
I0-I7
PRST
鳍
OFL
CHM
TE
MTE
MCLK
EPA0-EPA2
O0-O9
OCNT0-OCNT3
机顶盒
EP
NP
OTST
OMTS
SYNC
*
引脚类型
-
-
I / O
I
I
I
I
I
I
I
I
*
功能
电源
地
存储器地址总线
数据输入总线
预设
首先输入信号
离线/在线开关
充电模式切换
测试（它必须连接到V
SS
)
测试（它必须连接到V
SS
)
时钟（高达40 MHz）的
EPROM地址总线
模糊化输出
输出计数器
频闪（输出就绪信号）
结束进程
新工艺
测试（它必须连接到V
SS
)
测试（它必须连接到V
SS
)
外部同步
O
O
O
O
O
O
O
O
O
在W.A.R.P.未使用的引脚1.0
在专用存储器的功能，以减少
计算时间。因此大量的
W.A.R.P.的处理是基于一个查询表
方法，而不是在上线计算。
这些隶属函数（ MFS） ，每一个
以2的配置的分辨率描绘
6
或2
7
元素被存储在四个内部的RAM （ 1K字节
每一个） 。随之而来的MF ，由于不同的
建模，在单个RAM中通过存储装
每个中频其面积和它的重心。这是由于
要通过重心的defuzzifica-
化方法。
下载阶段允许的设置
器件，在I / O数量方面，显示了宇宙
当然和MF的形状。在此阶段W.A.R.P.
准备它的内部存储器，用于在上线
细化阶段，并加载在其微
程序存储器。这个微代码，其驱动
上线阶段，由编译器生成的（见
W.A.R.P. - SDT用户手册）根据
采用的配置。可能的配置
示于表1 。
在联机阶段（高达40MHz的工作
频率） ， W.A.R.P.处理输入数据和
根据上述结构产生其输出
在下载阶段加载。
W.A.R.P.设想与传统协同工作
tional微控制器，负责执行正常
控制任务而W.A.R.P.将indipendently
负责所有相关的模糊计算。
W.A.R.P.使用高perform-制造
ANCE ，可靠HCMOS4T （ O.7μm ） SGS- THOM-
SON微电子工艺。
引脚说明
V
DD
, V
SS
：电源提供给W.A.R.P.运用
这些引脚。 V
DD
是电力connectionand V
SS
is
接地连接;多连接是必要请
埃森。
A0-A9:
当CHM引脚
低
他们接受的
输入的内部存储器总线的地址。在
在离线模式下，它们被用于解决WARP
回忆，其中微和数据
前提和consequentmembership功能
必须被加载。
每个A0 -A9字通过组装构成
包含在存储器支持数据有关的.cs
和。新增文件（见W.A.R.P. - SDT用户手册） 。在
特别是，数据夫妇分别来自哪里
的.cs和。新增的文件被连接起来形成一个单一的A0 -A9
字按以下方式：
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必须发送到W.A.R.P.从由外
输入方式引脚A0 -A9 。
当CHM是
高
W.A.R.P.自动gener-
茨其内部存储器中的地址和
管理着的EPROM读取通过的装置
包含在EPA0 - EPA2和A0 -A9地址
输出引脚（13位）。
TE ：
仅用于测试目的。它必须连接
到V
SS
.
MTE ：
仅用于测试目的。它必须CON组
连接至V
SS
.
MCLK ：
这是输入主时钟的频
昆西可以达到高达40MHz （MAX）。
在脱线相同的CHM
高，
该
DCLK信号与MCLK / 32的频率是gen-
erated为了驱动下载阶段
时序。
EPA0 - EPA2 ：
在离线阶段和在cor-
respondencewith CHM
高，
这些输出引脚
加入（如MSB）到A0 -A9到obtaine完整
内存支持的地址在哪里阅读
数据以W.A.R.P.加载内部存储器。
EPA0 - EPA2不使用时， CHM是
低
或
W.A.R.P. 1.0版本。
O0-O9:
这些引脚进行输出值。
当STB （选通引脚）
高，
一个输出
变量可以由外部设备读取（在上线
模式）。输出变量的分辨率为1024
点（10位） 。如果有一个以上的输出，
输出变量被一个与计算出的1
它们在稳定的序列中提供
编辑阶段（见W.A.R.P. - SDT用户管理来
UAL ） 。
OCNT0 - OCNT3 ：
这4位输出总线提供
输出变量中的渐进号
在线相位。作为一个consequenceit可能
要知道对哪个变量对应的数据
是输出数据总线（ O0 - O9 ）上。尺寸
且ocnt总线的具有最大连接
输出变量的数目（ 16）。
STB ：
在选通引脚使用户能够利用
输出。当该引脚为
高
它表示有一个新
输出变量被计算并且它已准备好
在输出总线上（ O0 - O9 ） 。这个信号同步的
nizes外部设备，特别是
与受控过程的接口（上线
模式）。
EP ：
该信号
低
表示的处理
所有的规则已经完成。
NP ：
这个输出引脚表示有一个新的过程
可以启动。 NP是自动设置
低
前
最后输出已计算出，这样就可以
开始之前，一个新的数据采集（用新的
FIN）的计算结束。
add7
ADD6 ADD5 ADD4 ADD3 ADD2 ADD1 ADD0
cs7
cs6
cs5
CS4 CS3
cs2
cs1
cs0
CS2 CS1 CS0 ADD6 ADD5 ADD4 ADD3 ADD2 ADD1 ADD0
A9
A0
此所得的字允许识别批
吃内存[ CS2 - CS0 ]及其各自的地址
[ ADD6 - ADD0 ]其中相对I0 - I7为要
存储。
当CHM引脚
高，
离线时
阶段， W.A.R.P.生成用于所述地址的
内部存储器和发送者地址的
一个外部的内存支持，其中的数据（ .DAT
文件）的位置。这些地址，将其发送
由EPA0 - EPA2和A0 -A9手段（ EPA0
MSB ，A9 LSB）的输出管脚，允许识别
数据（在EPROM）已在被加载
W.A.R.P.内部存储器。
在联机状态A0 -A9不被使用。
I0-I7:
在脱机阶段，这些8位数据输入
销接受该微结构和数据
要被写入到内部存储器。在宰前
cedent存储器的字长为64位，所以它是neces-
萨利给每个字8位的时间。在相同的
这样写而产生的内存的话
和程序存储器。
在联机模式下，该总线在输入变量
变形。输入值有6决议或
7位中根据所述配置设置。
PRST ：
这是W.A.R.P的重起针。它是
可以在计算过程中，重新启动工作
（上线相）或内部的写入前
存储器（离线阶段）。在这两种情况下它必须是
放
低
至少为一个时钟周期。
FIN ：
在上线阶段将开始进入run
时间采集周期。这个引脚通过激活
一时间提供一正脉冲比不低
一整个时钟周期。当所有预期的投入
都已经被处理，一个新的FIN脉冲必须
发送到激活的新方法。
OFL ：
当该引脚为
高，
芯片使能
在内部RAM中（离线阶段）负载数据。它
必须是
低
当模糊控制器正在等待
的输入值，并且在处理阶段（导通
行相） 。
CHM ：这
销，其在离线过程中只使用
相位，确定所述充电模式。 CHM不
目前在W.A.R.P. 1.0版本。
当CHM是
低
内部的地址
其中的数据已被存储的存储器位置
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