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位置:首页 > IC型号导航 > 首字符S型号页 > 首字符S的型号第1696页 > SMJ4C1024-12HJ
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
D
D
D
D
组织。 。 。 1 048 576
×
1-Bit
处理,以MIL -STD - 883 , B类
采用5 V单电源( 10 %容差)
性能范围:
ACCESS ACCESS ACCESS
时间
时间
时间
た(R)的
TA ( C)
TA ( CA)
( TRAC ) ( TCAC )
(TAA)
(最大)
(最大)
(最大)
80纳秒
20纳秒
40纳秒
100纳秒
25纳秒
45纳秒
120纳秒
30纳秒
55纳秒
150纳秒
40纳秒
70纳秒
OR
周期
(分钟)
150纳秒
190纳秒
220纳秒
260纳秒
HJ包装
(顶视图)
JD包装
(顶视图)
D
W
RAS
TF
NC
1
2
3
4
5
20
19
18
17
16
V
SS
Q
CAS
NC
A9
D
’4C1024-80
’4C1024-10
’4C1024-12
’4C1024-15
A0
A1
A2
A3
V
CC
D
D
D
D
D
D
D
D
增强的分页模式操作更快
内存访问
- 更高的数据带宽比
传统的页面模式配件
- 随机单位访问中的一行
与列地址
其中TI的CMOS兆位动态
随机存取存储器( DRAM)的家庭
包括SMJ44C256 - 256K
×
4
增强的页面模式
CAS先于RAS ( CBR )刷新
龙刷新周期
512周期刷新8毫秒(最大值)
三态输出虚掩
低功耗
所有的输入/输出和时钟都
TTL兼容
包装提供:
- 二十六分之二十零针J-引线式陶瓷表面
贴装封装( HJ后缀)
- 18引脚300mil的陶瓷双列直插式
包装( JD后缀)
- 20引脚陶瓷扁平封装( HK后缀)
- 二十六分之二十零端子无铅陶瓷
表面贴装封装( FQ / HL后缀)
- 20引脚陶瓷锯齿形直插包装
( SV后缀)
工作温度范围
- 55 ° C至125°C
6
7
8
9
10
15
14
13
12
11
A8
A7
A6
A5
A4
D
W
RAS
TF
A0
A1
A2
A3
V
CC
1
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V
SS
Q
CAS
A9
A8
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A5
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香港包装
(顶视图)
D
W
RAS
TF
NC
A0
A1
A2
A3
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CC
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V
SS
Q
CAS
NC
A9
A8
A7
A6
A5
A4
SV包装
( SIDE VIEW )
FQ / HL套餐
(顶视图)
D
W
RAS
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NC
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V
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CAS
NC
A9
A0
A1
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20
CAS
V
SS
W
TF
NC
A1
A3
A4
A6
A8
请注意,一个重要的通知有关可用性,标准保修,并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1996年,德州仪器
邮政信箱1443
休斯敦,得克萨斯州77251-1443
1
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
A0 – A9
CAS
D
NC
Q
RAS
TF
VCC
VSS
W
PIN NOMENCLATURE
地址输入
列地址选通
DATA IN
无内部连接
数据输出
行地址选通
测试功能
5 V电源
写使能
描述
该SMJ4C1024组织为1 048 576字每一位的1 048 576位的DRAM 。它采用的技术
对高性能,高可靠性,并以低成本低功率。
该器件具有80ns的,为100 ns , 120 ns的150 ns(最大值) RAS访问时间。最大功率
功耗更是低至305毫瓦的操作和对150 -NS设备16.5 mW的待机。
I
DD
峰通常140毫安和-1 V输入电压下冲可以容忍的,最小化系统噪声。
所有输入和输出,包括时钟,与系列54 TTL兼容。所有地址和数据在线路
锁存芯片,简化了系统设计。数据输出是虚掩的提高了系统的灵活性。
该SMJ4C1024在一个18引脚的陶瓷双列直插式封装( JD后缀)所提供, A20 / 26端子无铅
陶瓷载体封装( FQ / HL后缀) , A20 / 26针J-含铅载体封装( HJ后缀) , 20引脚扁平封装
(香港后缀) ,以及一个20针陶瓷锯齿状列直插式封装(SV后缀) 。它们是从特征操作
- 55 ° C至125°C 。
2
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休斯敦,得克萨斯州77251-1443
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
逻辑符号
内存1024K
×
1
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
5
6
7
8
10
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15
20D10/21D0
A
0
1 048 575
20D19/21D9
C20 [ ROW ]
G23 [刷新行]
24 [ PWR DWN ]
C21 [ COL ]
G24
&放大器;
23,21D
A, 22D
23C22
24EN
A
17
RAS
3
CAS
W
D
16
2
1
Q
这个符号是按照ANSI / IEEE标准。 91-1984和IEC出版617-12 。
所示的针脚数是18引脚封装JD 。
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3
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
功能框图
RAS
CAS
W
定时和控制
ROW
地址
缓冲器
(10)
256K
ARRAY
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
ROW
解码
256K
ARRAY
DATA IN
注册。
数据
出注册。
感测放大器
COLUMN
地址
缓冲器
(10)
I / O
缓冲器
1第8
选择
D
列解码
Q
感测放大器
256K
ROW
256K
ARRAY
解码阵列
手术
增强的页面模式
增强的页面模式操作允许更快的存储器存取通过保持相同的行地址的同时选择
随机列地址。时间为行地址建立和保持和地址复用被淘汰。
列的可访问由最大的RAS低时间和所确定的最大数
使用CAS页面的周期时间。最小CAS页周期时间,指定列中的所有1 024列
地址的A0到A9的可以在不介入的RAS周期被访问。
不同于传统的页面模式的DRAM中,列地址缓冲器在该装置中被上落下激活
RAS的边缘。该缓冲器充当透明或流过锁存器而CAS是高的。 CAS的下降沿
锁存的列地址。此功能可在SMJ4C1024工作在更高的数据带宽比
常规的页面模式部分中,由于数据检索只要列地址是有效的,而不是开始
当CAS变低。这种性能的提高被称为增强的页面模式。一个有效的列
地址能后,立即行地址保持时间已经满足,平时做好提交
预先CAS的下降沿。在这种情况下,吨后得到的数据
A( C)
中科院最大(访问时间
低)如果T
一( CA )
最大(从列地址访问时间)已被满足。如果列地址的
下页周期是有效的,同时CAS号变高时,下一个周期的存取时间是由确定的
吨以后发生
一( CA )
或T
一( CP )
(中国科学院上升沿访问时间) 。
地址( A0 - A9 )
20位地址位的解码需要1 048 576的存储单元位置之一。十行地址位
成立于输入A0到A9和锁存到由RAS芯片。十列地址位设置上
引脚A0到A9和锁存到中科院的芯片。所有的地址必须是稳定的或下降沿之前
4
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SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
地址( A0 - A9 ) (续)
的RAS和CAS 。 RAS类似于一个芯片使能,它通过激活上述读出放大器,以及行
解码器。 CAS号被用作芯片选择激活输出缓冲器以及锁存地址位进
列地址缓冲器。
写使能( W)
在读或写操作模式是通过W.选择的逻辑高电平在W输入选择读模式和逻辑
低选择写入模式。写使能引脚可从标准的TTL电路驱动没有上拉
电阻器。当选择了阅读模式的数据输入被禁用。当W变低之前, CAS (早期写)
数据输出保持在整个周期上的高阻抗状态时,允许共用的输入/输出操作。
数据输入(D )
数据在被写入或读取 - 修改 - 写入周期中写入。取决于操作模式,落
边缘CAS号或W选通数据进入片上闩锁。在早期的写周期中,W之前CAS拉低,
并且该数据被选通,在由中国科学院与建立和保持参考此信号倍。以延迟写入或
读 - 修改 - 写周期, CAS号已经是低电平,并且该数据在被选通由W和建立和保持时间
参考此信号。
数据输出( Q)
3态输出缓冲器提供直接TTL兼容(无需上拉电阻)与两个扇出
54系列TTL负载。数据输出是相同的极性,在数据的输出是在高阻抗(浮动)的状态
直到CAS被拉低。在一个读周期中,输出后的访问时间t变为有效
A( C)
。的存取时间
中国科学院低(T
A( C)
)开始与中科院的负跳变,只要吨
一个(R)的
和T
一( CA )
是满意的。输出
生效后的访问时间已过,仍然有效,而CAS低;当CAS号变高时,所述
输出返回到一个高阻抗状态。以延迟写入或读 - 修改 - 写周期中,输出如下的
序列的读取周期。
刷新
刷新操作必须被执行,每8毫秒至少进行一次,以保持数据。这可以通过选通脉冲来实现
每一个512行(A0 - A8)。一个正常的读或写周期刷新每个选定的行中的所有比特。一个RAS -只
操作可以用来通过保持CAS号在高电平(无效)的水平,保护作为输出缓冲器遗体功率
在高阻抗状态。外部产生的地址必须被用于RAS-只刷新。隐
刷新可以在保持有效的数据在输出引脚进行。这是由中国科学院控股完成
在V
IL
后的读操作和自行车的RAS指定预充电期间之后,类似于一个RAS -仅刷新
周期。
CAS先于RAS ( CBR )刷新
CBR刷新是用来通过将低CAS先于RAS (参见参数t
D( CLRL )R
)的控股后低
RAS下降(参数t
D( RLCH )R
) 。对于连续的CBR刷新周期, CAS可以保持较低,而骑自行车的RAS 。
外部地址被忽略,并且刷新地址由内部产生。外部地址也
在隐藏的更新周期忽略。
上电
为了实现器件正常工作, 200的初始暂停
s
后跟最少八个初始化周期
整个V后需要
CC
电平来实现的。
测试函数( TF)的销
在正常的设备操作, TF必须断开或偏置电压
V
CC
.
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5
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
D
D
D
D
组织。 。 。 1 048 576
×
1-Bit
处理,以MIL -STD - 883 , B类
采用5 V单电源( 10 %容差)
性能范围:
ACCESS ACCESS ACCESS
时间
时间
时间
た(R)的
TA ( C)
TA ( CA)
( TRAC ) ( TCAC )
(TAA)
(最大)
(最大)
(最大)
80纳秒
20纳秒
40纳秒
100纳秒
25纳秒
45纳秒
120纳秒
30纳秒
55纳秒
150纳秒
40纳秒
70纳秒
OR
周期
(分钟)
150纳秒
190纳秒
220纳秒
260纳秒
HJ包装
(顶视图)
JD包装
(顶视图)
D
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RAS
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A0
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V
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增强的分页模式操作更快
内存访问
- 更高的数据带宽比
传统的页面模式配件
- 随机单位访问中的一行
与列地址
其中TI的CMOS兆位动态
随机存取存储器( DRAM)的家庭
包括SMJ44C256 - 256K
×
4
增强的页面模式
CAS先于RAS ( CBR )刷新
龙刷新周期
512周期刷新8毫秒(最大值)
三态输出虚掩
低功耗
所有的输入/输出和时钟都
TTL兼容
包装提供:
- 二十六分之二十零针J-引线式陶瓷表面
贴装封装( HJ后缀)
- 18引脚300mil的陶瓷双列直插式
包装( JD后缀)
- 20引脚陶瓷扁平封装( HK后缀)
- 二十六分之二十零端子无铅陶瓷
表面贴装封装( FQ / HL后缀)
- 20引脚陶瓷锯齿形直插包装
( SV后缀)
工作温度范围
- 55 ° C至125°C
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RAS
TF
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香港包装
(顶视图)
D
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V
SS
Q
CAS
NC
A9
A8
A7
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SV包装
( SIDE VIEW )
FQ / HL套餐
(顶视图)
D
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RAS
TF
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V
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A8
请注意,一个重要的通知有关可用性,标准保修,并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1996年,德州仪器
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休斯敦,得克萨斯州77251-1443
1
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
A0 – A9
CAS
D
NC
Q
RAS
TF
VCC
VSS
W
PIN NOMENCLATURE
地址输入
列地址选通
DATA IN
无内部连接
数据输出
行地址选通
测试功能
5 V电源
写使能
描述
该SMJ4C1024组织为1 048 576字每一位的1 048 576位的DRAM 。它采用的技术
对高性能,高可靠性,并以低成本低功率。
该器件具有80ns的,为100 ns , 120 ns的150 ns(最大值) RAS访问时间。最大功率
功耗更是低至305毫瓦的操作和对150 -NS设备16.5 mW的待机。
I
DD
峰通常140毫安和-1 V输入电压下冲可以容忍的,最小化系统噪声。
所有输入和输出,包括时钟,与系列54 TTL兼容。所有地址和数据在线路
锁存芯片,简化了系统设计。数据输出是虚掩的提高了系统的灵活性。
该SMJ4C1024在一个18引脚的陶瓷双列直插式封装( JD后缀)所提供, A20 / 26端子无铅
陶瓷载体封装( FQ / HL后缀) , A20 / 26针J-含铅载体封装( HJ后缀) , 20引脚扁平封装
(香港后缀) ,以及一个20针陶瓷锯齿状列直插式封装(SV后缀) 。它们是从特征操作
- 55 ° C至125°C 。
2
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休斯敦,得克萨斯州77251-1443
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
逻辑符号
内存1024K
×
1
A0
A1
A2
A3
A4
A5
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A8
A9
5
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15
20D10/21D0
A
0
1 048 575
20D19/21D9
C20 [ ROW ]
G23 [刷新行]
24 [ PWR DWN ]
C21 [ COL ]
G24
&放大器;
23,21D
A, 22D
23C22
24EN
A
17
RAS
3
CAS
W
D
16
2
1
Q
这个符号是按照ANSI / IEEE标准。 91-1984和IEC出版617-12 。
所示的针脚数是18引脚封装JD 。
邮政信箱1443
休斯敦,得克萨斯州77251-1443
3
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
功能框图
RAS
CAS
W
定时和控制
ROW
地址
缓冲器
(10)
256K
ARRAY
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
ROW
解码
256K
ARRAY
DATA IN
注册。
数据
出注册。
感测放大器
COLUMN
地址
缓冲器
(10)
I / O
缓冲器
1第8
选择
D
列解码
Q
感测放大器
256K
ROW
256K
ARRAY
解码阵列
手术
增强的页面模式
增强的页面模式操作允许更快的存储器存取通过保持相同的行地址的同时选择
随机列地址。时间为行地址建立和保持和地址复用被淘汰。
列的可访问由最大的RAS低时间和所确定的最大数
使用CAS页面的周期时间。最小CAS页周期时间,指定列中的所有1 024列
地址的A0到A9的可以在不介入的RAS周期被访问。
不同于传统的页面模式的DRAM中,列地址缓冲器在该装置中被上落下激活
RAS的边缘。该缓冲器充当透明或流过锁存器而CAS是高的。 CAS的下降沿
锁存的列地址。此功能可在SMJ4C1024工作在更高的数据带宽比
常规的页面模式部分中,由于数据检索只要列地址是有效的,而不是开始
当CAS变低。这种性能的提高被称为增强的页面模式。一个有效的列
地址能后,立即行地址保持时间已经满足,平时做好提交
预先CAS的下降沿。在这种情况下,吨后得到的数据
A( C)
中科院最大(访问时间
低)如果T
一( CA )
最大(从列地址访问时间)已被满足。如果列地址的
下页周期是有效的,同时CAS号变高时,下一个周期的存取时间是由确定的
吨以后发生
一( CA )
或T
一( CP )
(中国科学院上升沿访问时间) 。
地址( A0 - A9 )
20位地址位的解码需要1 048 576的存储单元位置之一。十行地址位
成立于输入A0到A9和锁存到由RAS芯片。十列地址位设置上
引脚A0到A9和锁存到中科院的芯片。所有的地址必须是稳定的或下降沿之前
4
邮政信箱1443
休斯敦,得克萨斯州77251-1443
SMJ4C1024
1048576按1位
动态随机存取存储器
SGMS023E - 1988年12月 - 修订1996年3月
地址( A0 - A9 ) (续)
的RAS和CAS 。 RAS类似于一个芯片使能,它通过激活上述读出放大器,以及行
解码器。 CAS号被用作芯片选择激活输出缓冲器以及锁存地址位进
列地址缓冲器。
写使能( W)
在读或写操作模式是通过W.选择的逻辑高电平在W输入选择读模式和逻辑
低选择写入模式。写使能引脚可从标准的TTL电路驱动没有上拉
电阻器。当选择了阅读模式的数据输入被禁用。当W变低之前, CAS (早期写)
数据输出保持在整个周期上的高阻抗状态时,允许共用的输入/输出操作。
数据输入(D )
数据在被写入或读取 - 修改 - 写入周期中写入。取决于操作模式,落
边缘CAS号或W选通数据进入片上闩锁。在早期的写周期中,W之前CAS拉低,
并且该数据被选通,在由中国科学院与建立和保持参考此信号倍。以延迟写入或
读 - 修改 - 写周期, CAS号已经是低电平,并且该数据在被选通由W和建立和保持时间
参考此信号。
数据输出( Q)
3态输出缓冲器提供直接TTL兼容(无需上拉电阻)与两个扇出
54系列TTL负载。数据输出是相同的极性,在数据的输出是在高阻抗(浮动)的状态
直到CAS被拉低。在一个读周期中,输出后的访问时间t变为有效
A( C)
。的存取时间
中国科学院低(T
A( C)
)开始与中科院的负跳变,只要吨
一个(R)的
和T
一( CA )
是满意的。输出
生效后的访问时间已过,仍然有效,而CAS低;当CAS号变高时,所述
输出返回到一个高阻抗状态。以延迟写入或读 - 修改 - 写周期中,输出如下的
序列的读取周期。
刷新
刷新操作必须被执行,每8毫秒至少进行一次,以保持数据。这可以通过选通脉冲来实现
每一个512行(A0 - A8)。一个正常的读或写周期刷新每个选定的行中的所有比特。一个RAS -只
操作可以用来通过保持CAS号在高电平(无效)的水平,保护作为输出缓冲器遗体功率
在高阻抗状态。外部产生的地址必须被用于RAS-只刷新。隐
刷新可以在保持有效的数据在输出引脚进行。这是由中国科学院控股完成
在V
IL
后的读操作和自行车的RAS指定预充电期间之后,类似于一个RAS -仅刷新
周期。
CAS先于RAS ( CBR )刷新
CBR刷新是用来通过将低CAS先于RAS (参见参数t
D( CLRL )R
)的控股后低
RAS下降(参数t
D( RLCH )R
) 。对于连续的CBR刷新周期, CAS可以保持较低,而骑自行车的RAS 。
外部地址被忽略,并且刷新地址由内部产生。外部地址也
在隐藏的更新周期忽略。
上电
为了实现器件正常工作, 200的初始暂停
s
后跟最少八个初始化周期
整个V后需要
CC
电平来实现的。
测试函数( TF)的销
在正常的设备操作, TF必须断开或偏置电压
V
CC
.
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休斯敦,得克萨斯州77251-1443
5
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