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纳安解决方案公司

670 N.麦卡锡大道。 STE 。＃ 220 ，米尔皮塔斯， CA 95035

电话： 408-935-7777

www.nanoamp.com

NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT

NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS

256MB DDR同步DRAM

特点

CAS延迟和频率

CAS

潜伏期

2.5

最大工作频率

（兆赫）

DDR400

DDR333

(5T)

(6K)

133

166

200

DDR 256M位，死C，基于110纳米的设计规则

双数据速率的架构：每两次数据传输

时钟周期

双向数据选通（ DQS）发送和

与数据接收，以便在在捕获数据被用于

接收器

DQS是边沿对齐的数据进行读取和为中心 -

与写入的数据一致

差分时钟输入（ CK和CK ）

四大银行内部的并发操作

数据掩码（DM）写入数据

DLL对齐DQ和DQS转换与CK转换

命令中输入的每个正CK边缘;数据和

数据掩码参考DQS的两个边缘

突发长度：2， 4或8个

CAS延迟： 2 / 2.5 （ DDR333 ）， 2.5 / 3 （ DDR400 ）

自动预充电选项为每个突发访问

自动刷新和自刷新模式

7.8μs最大平均周期刷新间隔

2.5V （ SSTL_2兼容）I / O

= V

DDQ

= 2.5V

0.2V （ DDR333 ）

= V

DDQ

= 2.6V

0.1V （ DDR400 ）

可在无卤素和无铅封装

描述

NT5DS64M4CT ， NT5DS32M8CT和NT5DS16M16CT ，

NT5DS64M4CS ， NT5DS32M8CS和NT5DS16M16CS是

256MB SDRAM器件使用DDR接口的基础。

它们都基于南亚的110nm的设计过程。

256MB的DDR SDRAM采用双数据速率architec-

TURE以实现高速操作。双倍数据速率

体系结构本质上是一个

预取架构，具有

接口设计，传输每个时钟周期两个数据字

在I / O引脚。对于256MB的单个读或写访问

DDR SDRAM有效地由一个单一的

2n-bit

广一

在内部DRAM芯和两个时钟周期的数据传输

对应的n比特宽的二分之一时钟周期的数据传输

在I / O引脚。

双向数据选通（ DQS ）是外部发送。

与数据一起，用于在接收器中的数据采集应用。 DQS

由DDR SDRAM中读取频闪发射

并通过在写入内存控制器。 DQS是边沿

与读取数据对齐和居中对齐与数据

写道。

256MB的DDR SDRAM的差分时钟运行

（ CK和CK ， CK的交叉变高和CK去

LOW被称为CK的上升沿）。命令

（地址和控制信号）被注册在每一个正

CK的边缘。输入数据被登记在DQS的两个边缘，

和输出数据被引用到的DQS的两个边缘，以及

作为对照的两个边缘。

读取和写入访问到DDR SDRAM是迸发ori-

ented ;存取开始在一个选定的位置，并继续进行

在编程位置的设定的号码

序列。访问开始与Active注册

命令，然后接着是读或写的COM

命令。地址位注册与激活

命令用于选择银行和行是

访问。地址位注册暗合了

读或写命令用于选择银行和

开始为突发访问列位置。

在DDR SDRAM提供了可编程的读或写

2 ，4或8个位置脉冲串长度。在自动预充电功能

灰可经启用以提供一个自定时行预充电

即开始在脉冲串存取的结束。

与标准的SDRAM ，流水线，多组architec-

DDR SDRAM芯片的TURE允许并发操作，

从而通过隐藏行提供高带宽的有效预

充电及激活时间。

自动刷新模式以及一个省电设置

掉电模式。所有输入均与JEDEC兼容

标准SSTL_2 。所有输出SSTL_2 ， II类的COM

兼容。

描述的功能性和时序规范

包括在这个数据表是的DLL启用模式

操作。

这种同步DDR SDRAM器件制造

采用南亚Tehcnology的先进工艺和晶圆厂

林前致辞。

商务部＃ 14-02-044版本A ECN ＃ 01-1116

此设备的规格如有变更，恕不另行通知。对于最新的文档，请参阅http://www.nanoamp.com

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订购信息

速度

组织。

产品型号

NT5DS64M4CT-5T

64M ×4

NT5DS64M4CT-6K

NT5DS32M8CT-5T

32M ×8

NT5DS32M8CT-6K

NT5DS16M16CT-5T

16M ×16

NT5DS16M16CT-6K

NT5DS64M4CS-5T

64M ×4

NT5DS64M4CS-6K

NT5DS32M8CS-5T

32M ×8

NT5DS32M8CS-6K

NT5DS16M16CS-5T

16M ×16

NT5DS16M16CS-6K

TSOP2

绿色包装

NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT

NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS

包

时钟频率（MHz ） CL -T

RCD

-t

200

TSOP2

166

200

TSOP2

166

200

TSOP2

166

200

166

200

166

200

166

2.5-3-3

3-3-3

2.5-3-3

3-3-3

2.5-3-3

3-3-3

2.5-3-3

3-3-3

2.5-3-3

3-3-3

DDR400

DDR333

DDR400

DDR333

DDR400

DDR333

DDR400

DDR333

DDR400

DDR333

DDR400

DDR333

TSOP2

绿色包装

TSOP2

绿色包装

注意：

1.目前，还没有计划支持的DDR SDRAM与QFC功能。所有参考QFC

仅供参考

绿色包装是无铅和无卤素产品

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引脚配置 - 400mil TSOP II （ X4 / X8 / X16 ）

DDQ

DQ0

SSQ

DDQ

DQ1

SSQ

DDQ

CAS

RAS

BA0

BA1

A10/AP

DQ0

DDQ

DQ1

SSQ

DQ2

DDQ

DQ3

SSQ

DDQ

CAS

RAS

BA0

BA1

A10/AP

DQ0

DDQ

DQ1

DQ2

SSQ

DQ3

DQ4

DDQ

DQ5

DQ6

SSQ

DQ7

DDQ

LDQS

LDM *

CAS

RAS

BA0

BA1

A10/AP

NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT

NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS

DQ15

SSQ

DQ14

DQ13

DDQ

DQ12

DQ11

SSQ

DQ10

DQ9

DDQ

DQ8

SSQ

UDQS

REF

UDM *

CKE

A12

A11

DQ7

SSQ

DQ6

DDQ

DQ5

SSQ

DQ4

DDQ

SSQ

的DQ

REF

DM *

CKE

A12

A11

SSQ

DQ3

DDQ

SSQ

DQ2

DDQ

SSQ

的DQ

REF

DM *

CKE

A12

A11

66引脚塑料TSOP -II 400mil

16MB ×16

32MB ×8

64MB ×4

列地址表

组织

64MB ×4

32MB ×8

16MB ×16

列地址

A0-A9, A11

A0-A9

A0-A8

* DM被内部匹配DQ和DQS相同

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输入/输出功能描述

符号

CK ， CK

TYPE

输入

NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT

NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS

功能

时钟：

CK和CK是差分时钟输入。所有地址和控制输入信号进行采样

在CK和CK的下降沿的正沿的通道。输出（读出）的数据是参考

转制为CK和CK的交叉（交叉的两个方向）。

时钟使能：

CKE高激活，并且CKE低停用，内部时钟信号和设备

输入缓冲器和输出驱动器。以CKE LOW提供预充电电源关闭和自

刷新操作（所有银行闲置），或者主动关机（行活动在任何一家银行）。 CKE是同步

异步的对断电的入口和出口，以及用于自刷新进入。 CKE是异步的自我

刷新退出。 CKE必须保持在整个读取和写入访问高。输入缓冲器，

不包括CK ， CK和CKE是在断电禁用。输入缓冲器，除CKE ，是

在自刷新无效。该标准引脚包括一个CKE引脚。可选引脚可能

包括在不同的针CKE1 ，除了CKE0 ，便于独立功率降低控制

堆叠设备。

片选：

当CS为高注册的所有命令被屏蔽。 CS提供了外部

在与多家银行系统，银行的选择。 CS被认为是命令代码的一部分。该

标准引脚包括一个CS引脚。可选的管脚可能包括CS1上的不同销，在

除了CS0，以允许在堆叠装置上或下层的选择。

输入命令：

RAS ， CAS和WE （连同CS ）被定义输入的命令。

输入数据掩码：

DM为输入掩码信号为写入数据。当DM是输入数据被屏蔽

在写访问的高采样暗合了输入数据。 DM进行采样两边

的DQS 。虽然DM引脚的输入而已， DM负载相匹配的DQ和DQS装载。能很好地协同

荷兰国际集团一读， DM可驱动高，低或浮动。

银行地址输入：

BA0和BA1确定哪个银行的积极，读，写或预充电

命令被应用。 BA0和BA1还确定了模式寄存器和扩展模式

注册是在一个MRS或EMRS周期进行访问。

地址输入：

提供行地址为有效命令，并且列地址和

自动预充电位为读/写命令，以便在选择一个位置从存储器阵列的

各银行。一个预充电命令中的A10进行采样，以确定是否预

收费适用于一家银行（ A10低）或所有银行（ A10高点）。如果只有一个存储体是被预充电，

该行被选中BA0 ， BA1 。地址输入时也一个模式提供了操作码

寄存器设置命令。

数据输入/输出：

数据总线。

数据选通：

输出读取数据，输入与写入数据。边沿对齐的读数据，中心

在写入数据。用于捕获写数据。对于x16的， LDQS对应于DQ0-数据

DQ7 ; UDQS对应于DQ8 - DQ15数据

无连接：

无内部电气连接是否存在。

电连接是否存在。不应在组装第二级连接。

CKE ， CKE0 ， CKE1

输入

CS ， CS0 ， CS1

输入

RAS ， CAS ， WE

输入

BA0 ， BA1

输入

A0 - A12

输入

DQS ， LDQS ， UDQS

DDQ

SSQ

REF

输入/输出

供应

DQ电源：

2.5V

0.2V.

DQ地面

电源：

2.5V

0.2V.

地

SSTL_2参考电压：

DDQ

/ 2)

1%.

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框图（ 64兆×4 ）

NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT

NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS

控制逻辑

CKE

CAS

RAS

命令

解码

Bank1

行地址MUX

Bank0

行地址锁存器

＆放大器;解码器

Bank2

Bank3

CK ， CK

DLL

模式

8192

读锁存

刷新计数器13

MUX

的DQ

发电机

感测放大器

银行控制逻辑

8192

DRIVERS

Bank0

内存

ARRAY

(8192 x 1024 x 8)

数据

地址寄存器

COL0

I / O选通

DM面膜逻辑

1024

(x8)

COLUMN

解码器

写

FIFO

＆放大器;

DRIVERS

CLK CLK

在数据

CK ，

COL0

列地址

计数器/锁存器

COL0

注意：

这个功能框图是为了便于操作的用户的理解

该设备;它并不代表实际的电路实现。

注意：

糖尿病是一种单向的信号（仅输入），但在内部装入以匹配bidi-的负载

rectional DQ和DQS信号。

接收机

A0-A12,

BA0 ， BA1

输入

面膜1

的DQ

DQ0-DQ3,

的DQ

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