NS32CG821A microCMOS可编程1M的动态内存控制器驱动程序
初步
1990年10月
NS32CG821A microCMOS可编程
1M动态内存控制器驱动程序
概述
该NS32CG821A动态RAM控制器提供了低
动态RAM和成本之间的单芯片接口
NS32CG16的NS32CG821A产生所有必需的
对DRAM的存取控制信号的定时的片上刷新
请求时钟用于自动刷新的DRAM
阵列刷新，访问被仲裁芯片上。如果
需要一个等待输出插入等待状态到内存
访问周期包括突发模式存取RAS低
在刷新和RAS预充电一次又一次茶点
ES和背靠背的访问通过有保证
插入等待状态的片上分离预充国家
可用于存储器TER值对于每个RAS输出interleav-
ING以避免延误背靠背的访问，因为
预充电
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
允许零等待状态操作
片上高精度延时线，以保证关键
DRAM访问时序参数
microCMOS过程为低功耗
高电容驱动程序RAS CAS WE和DRAM
芯片地址
对页面和静态列的DRAM芯片的支持
字节使能片上信号允许字节写入无
外部逻辑
选择控制器的速度20 MHz和25 MHz的
在船上接入刷新仲裁逻辑
直接接口NS32CG16微处理器
4 RAS和CAS 4驱动器（ RAS和CAS的配置
化可编程）
最大
DRAM
可能
1兆位
直接驱动
内存
容量
8字节
控制
NS32CG821A
针脚数
（ PLCC ）
68
地址
输出
10
框图
NS32CG821A DRAM控制器
TL F 10126 - 1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 10126
RRD - B30M105印制在U S A
1 0引言
该NS32CG821A是CMOS动态RAM控制器
集成了许多先进的功能，包括capabili-
地址锁存器联系刷新计数器刷新时钟行
列和刷新地址复用延迟线刷新
进入仲裁逻辑，高电容驱动器亲
可编程系统接口允许NS32CG16微
处理器通过NS32CG821A直接接口
DRAM阵列高达8 MB的大小（见
科幻gure 3
为
例如）
一旦接通电源， NS32CG821A必须首先复位并
访问DRAM之前编程的芯片是亲
编程通过地址总线
重置
由于在电源特性的差异的
内部复位电路可能并不总是正确重置There-
前一个外部（硬件）复位前必须完成
编程芯片
有编程的芯片的两种方法的第一
方法模式的负载仅由断言来实现
信号模式的负载ML有效的编程选择是预
sented的行列银行和ECAS0然后输入
ML被否定，当ML是否定的芯片是亲
编程了的地址的有效位的编程
公共汽车
第二种方法中的芯片选择的访问完成
通过置ML和执行芯片选择访问
当CS和TSO被认定为访问该芯片是
程序在此程序访问亲
影响等待逻辑编程位生效im-
的治疗中，允许访问终止AC-后
塞斯ML被否定和编程位，其余
生效
一旦NS32CG821A已编程的60毫秒
初始化期间被输入在这段时间内
NS32CG821A控制器执行刷新的DRAM
数组，以便进一步DRAM预热周期是不必要的
要访问DRAM的信号ALE与沿断言
CS ，以确保有效的DRAM存取ALE的认定设置一个
内部锁存器，只需要在脉冲和不保持
在整个访问一旦CS和ALE都
断言等待是断言，除非等待被编程为
催产素和非延迟的访问时，遵循的CS直到
时钟上升沿这不是由于一个问题
32CG16不会处理WAIT信号，直到结束
国家T2等待只需要保证它符合安装
时间到CLK的这个边缘上，它被采样在下一
时钟上升沿RAS将被置为访问
NS32CG821A将放置在所述DRAM的行地址AD-
礼服总线保证行地址的设定值
保持对DRAM的时间放在列地址
DRAM地址总线保证的设定值
列地址设置时间，并断言CAS曹可
之后，开始了AC-时钟边沿随时断言
塞斯RAS RAS和CAS将延长至TSO被否定
该NS32CG821A ，极大地拓展刷新capabili-
关系相对于其他的DRAM控制器
当
运用
国内
自动
凉爽
该
NS32CG821A将产生从内部刷新请求
刷新请求时钟NS32CG821A将仲裁
刷新请求之间并访问的假设
接入是当前没有正在进行的会发生刷新和
在下一个时钟上升沿清爽的开始。如果一个
访问已经在进步后刷新将开始
访问已终止
3
该控制器有两种类型的清爽有各种连接
常规交错任何刷新控制模式可
与内部清爽使用在常规的刷新所有的
在RAS输出将被置和否定一次在
交错刷新RAS输出将被置1
时钟上升沿分开
该NS32CG821A有等待的支持可作为编程
梅布尔WAIT直接连接到NS32CG16
CWAIT销时使用此信号由片上仲裁器来
插入等待状态，以保证与AC-仲裁
流程和刷新或预充电
的访问开始时等待是断言（ ALE和
CS）和将否定若干时钟边沿从事件
启动该接入RAS等待被否定后，它会
留否定，直到下一个存取等待也可以是亲
编程期间突发页面切换与输入ECAS
访问模式
WAIT可以动态通过进一步延迟
倒底信号到NS32CG821A
该NS32CG821A具有用于锁存地址锁存器
银行行和列地址的输入一旦地址是
锁存列递增特性可以用来递增
精神疾病的列地址的地址锁存器也可以是
编程为告吹
在RAS和CAS驱动程序可以被配置为驱动一个
2四个或八个银行存储阵列的ECAS信号可以
然后可以用来选择四种CAS驱动字节1
写作没有外部逻辑
当一个以上的配置NS32CG821A
银行内存交错可通过搭售低
地址位的银行中选择线B0和B1 SE-
quential背靠背的访问不会被推迟，因为
该NS32CG821A每有单独的预充电柜
银行
下面，说明在本数据所使用的术语
表术语否定，并声称使用断言
指的是一个'真'的信号。因此' ECAS0断言' '的意思
该ECAS0输入处于逻辑0的术语'' COLINC assert-
编''是指COLINC输入为逻辑1术语negat-
ED是指一个'假'的信号。因此' ECAS0否定''
指ECAS0输入为逻辑1的术语' COLINC
否定' '是指在输入COLINC处于逻辑0的表
如下图所示澄清这个术语
信号
高电平有效
高电平有效
低电平有效
低电平有效
行动
断言
否定
断言
否定
逻辑电平
高
低
低
高
外部复位
上电状态可再次主张ML进入
和DISRFSH最少CLK的16正沿
如果用户否定DISRFSH至少一个复位后
否定ML如图之前CLK周期
图1A
ML
否定将要编程的芯片如果ML之前被否定
DISRFSH所示
图1b
该芯片将不被亲
编程芯片后，进行编程的60毫秒完成初始化
化时期将进入，如果这是第一次编程
系统上电或复位
1 0引言
（续）
TL F 10126 - 39
图1A芯片复位和编程
TL F 10126 - 40
图1b芯片复位，但是未编入
注1
DISRFSH的正向边沿需要被延迟几纳秒的ML的正向边沿之后的任何门延迟是足够
4
接线图
TL F 10126 - 2
顶视图
图2
订单号NS32CG821AV -20或NS32CG821AV -25
见NS包装数V68A
TL F 10126 - 48
在任何NS32CG16设计标准组件
图3 NS32CG16 - NS32CG821A连接图（注1 ）
注1
这是唯一一个连接的其他选项和配置联播的NS32CG821A见第7和第8种可能的方式
5
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