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通过MCM69P818 / D
256K ×18位流水线
BurstRAM同步
快速静态RAM
该MCM69P818是4M位同步快速静态RAM设计提供
可破裂的，高性能，在PowerPC 和其他二级高速缓存
高性能的微处理器。它是作为18位256K字
每一个。该器件集成的输入寄存器，输出寄存器，一个2比特的地址
计数器，和一个高速的SRAM到单个单片电路，用于减少部件
算上在缓存中的数据RAM的应用程序。同步设计允许精确周期
控制使用外部时钟（ K）的。
地址（ SA） ，数据输入（ DQX ） ，并且除了输出所有的控制信号
使能（G）和线性脉冲串顺序（LBO ）的时钟（K）控制通过正性
边沿触发的同相寄存器。
连发可以与任何ADSP ADSC或输入引脚启动。随后爆
地址可在内部由MCM69P818 （突发序列生成的
在直线或交错模式依赖于杠杆收购的状态运行）和
由脉冲串地址前进（ ADV）输入引脚控制。
写周期是内部自定时的通过的上升沿发起
时钟（ K）的输入。这个特性消除了复杂的片写脉冲的产生
并且提供了用于输入信号增加的定时的灵活性。
同步字节写（ SBX ） ，全球同步写（ SGW ） ，和同步的
理性写使能（SW）被提供给允许写入任一单个字节或
到所有的字节。的两个字节被指定为“a”和“b”的。 SBa型控制和DQA
SBB控制DQB 。如果所选择的字节写入SBX是单个字节写入
声称与西南。所有的字节或书面如果任SGW断言，如果所有SBX和
SW断言。
对于读周期，流水线SRAM的输出数据暂时由一个存储
边沿触发的输出寄存器，然后被释放到输出缓冲器，在下一
时钟的上升沿（ K） 。
该MCM69P818从3.3 V核心供电，所有输出工作
运行在2.5 V或3.3 V电源。所有的输入和输出JEDEC标
准JESD8-5兼容。
MCM69P818-3.5 ： 3.5 ns访问/ 6 ns的周期（ 166兆赫）
MCM69P818-3.8 ： 3.8 ns访问/ 6.7 ns的周期（ 150兆赫）
MCM69P818-4 ： 4 ns访问/ 7.5 ns的周期（ 133兆赫）
3.3 V + 10 ％ ， - 5％的内核电源， 2.5 V或3.3 V的I / O电源
ADSP ， ADSC和ADV突发控制引脚
可选的突发排序顺序（线性/交织）
2周期取消时序
内部自定时写周期
字节写和全局写控制
PB1 2.0版兼容
JEDEC标准的119引脚PBGA封装
MCM69P818
ZP包装
PBGA
CASE 999-02
在PowerPC是IBM公司，经许可使用的商标。
REV 2
11/7/97
摩托罗拉1997年公司
摩托罗拉快速SRAM
MCM69P818
1
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