K7P403622M
K7P401822M
功能说明
128Kx36 & 256Kx18 SRAM
该K7P403622M和K7P401822M是4718592位同步管道模式SRAM 。它是作为36 131,072words
比特（或262 ， 18比特144字）和三星公司先进的CMOS技术来实现。
s
单差分PECL电平K时钟用于启动读/写操作和所有内部操作是自定时的。在
上升一个K时钟，所有的地址，写入启用的边缘，同步选择和数据项在内部登记。数据输出端是
从K时钟的下一个上升沿输出寄存器边更新。内部写数据缓冲区允许将数据写入跟踪1
地址和控制后循环。该包是119 （ 7x17 ）与上1.27mm间距球球栅阵列。
读操作
在读操作期间，该地址在弗里斯特时钟边沿登记，内部数组读这首边缘和二线之间
缘，和捕获数据输出寄存器，并且在第二个时钟沿驱动到CPU。在此SS被拉低
周期信号的SRAM应该赶出去的数据。
在连续的读周期，其中的地址是相同的，该数据输出，必须保持恒定，而没有任何毛刺。这
特性是因为SRAM中将由设备读取，将操作比SRAM的频率慢，并且需要多
的PLE SRAM的周期来执行一个读取操作。
写（存储）操作
所有的地址和SW采样在时钟的上升沿。 SW为低电平上的上升时钟。写入的数据被采样在时钟的上升，
写地址和SW后一个周期被取样的SRAM中。在同一周期期间， SS将被驱动为低电平，该
地址， SW和SW [ A：D ]是有效信号，一个有效的操作是对的地址和控制输入。
流水线写支持。这是通过使用写数据缓冲器上的捕捉到的写地址上一个写入SRAM中做
周期，并写上在下一个写周期的阵列。该"next写cycle"实际上可以是多个周期远，由一系列断
读周期。字节写操作的支持。字节写信号SW [ A：D ]信号，其中9位字节将被writen 。 SW的时机[ A：D ]是的
相同的SW信号。
旁路读操作
由于写数据不充分写入的第一个写周期的阵列，有必要以感测的情况下的地址以后的读出是
从还没有被写入尚未位置进行。对于这种情况，地址比较器检查是否新的读出地址见
是一样的存储写入地址锁存器的内容。如果内容匹配，则读出的数据，必须根据所存储的供给
写数据锁存器与标准读出时序。如果不存在匹配，则读取数据来自SRAM阵列。的旁通
SRAM阵列发生在逐字节的基础。如果一个字节被写入，而另一个字节不是，从最后写入的将具有读数据
从写入数据缓冲器的新字节的数据和从SRAM阵列的其它字节。
低功耗模式
在正常操作中，异步信号ZZ必须拉低。低功耗模式切换ZZ高启用。当
SRAM是在掉电模式下，输出将进入一个Hi-Z状态和SRAM将吸引待机电流。 SRAM的数据将被预
服务和恢复时间（t
ZZR
）是必需的SRAM中恢复正常操作之前。
真值表
K
X
X
↑
↑
↑
↑
↑
↑
↑
↑
ZZ
H
L
L
L
L
L
L
L
L
L
G
X
H
L
L
X
X
X
X
X
X
SS
X
X
H
L
L
L
L
L
L
L
SW
X
X
X
H
L
L
L
L
L
L
SWA
X
X
X
X
H
L
H
H
H
L
SWB
X
X
X
X
H
H
L
H
H
L
SWC
X
X
X
X
H
H
H
L
H
L
社署
X
X
X
X
H
H
H
H
L
L
DQA
高阻
高阻
高阻
D
OUT
高阻
D
IN
高阻
高阻
高阻
D
IN
DQB
高阻
高阻
高阻
D
OUT
高阻
高阻
D
IN
高阻
高阻
D
IN
DQC
高阻
高阻
高阻
D
OUT
高阻
高阻
高阻
D
IN
高阻
D
IN
DQD
高阻
高阻
高阻
手术
掉电模式。无操作
输出禁用。
输出禁用。无操作
D
OUT
读周期
高阻
高阻
高阻
高阻
D
IN
D
IN
写入任何字节
写一个字节
写第二个字节
写第三个字节
写第四个字节
写入所有字节
-4-
1998年12月
1.0版
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