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DDR SDRAM 512MB的C-模( X4,X8 , X16 )
DDR SDRAM
512MB C-死DDR SDRAM规格
60 FBGA与无铅
(符合RoHS )
信息在本文档提供有关三星产品,
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*三星电子保留随时更改产品或规格,恕不另行通知。
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模( X4,X8 , X16 )
目录
DDR SDRAM
1.0主要特点...............................................................................................................................4
2.0订购信息...................................................................................................................4
3.0工作Frequencies................................................................................................................4
4.0引脚说明...........................................................................................................................5
5.0包装物理尺寸....................................................................................................6
6.0块图( 32兆X4 / X8为16Mbit / 8Mbit的X16 I / O X4银行) ................................ ............. 7
7.0输入/输出功能说明............................................ ................................................ 8
8.0指挥真相Table.................................................................................................................9
9.0一般Description...................................................................................................................10
10.0绝对最大额定值.....................................................................................................10
11.0直流工作条件........................................................................................................10
12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11
13.0输入/输出电容......................................................................................................11
14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12
15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13
16.0 AC工作条件.......................................................................................................14
17.0 AC过冲/下冲规范地址和控制引脚........................... 14
18.0过冲/下冲规范数据,频闪和口罩销............................... 15
19.0 AC Timming参数&规格............................................ ............................... 16
20.0系统特性的DDR SDRAM ............................................ .................................. 17
21.0组件的注意事项....................................................................................................................18
22.0系统注意事项..........................................................................................................................20
23.0 IBIS : I / V特性的输入和输出缓冲器...................................... .................. 21
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模( X4,X8 , X16 )
修订历史
调整
0.0
1.0
1.1
MONTH
十月
二月
六月
YEAR
2004
2005
2005
- 第一个版本的内部审查
- 松开1.0版规范
- 更改的主格式。
历史
DDR SDRAM
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模( X4,X8 , X16 )
1.0主要特点
VDD : 2.5V ± 0.2V , VDDQ : 2.5V ± 0.2V的DDR333
VDD : 2.6V ± 0.1V , VDDQ : 2.6V ± 0.1V的DDR400
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQS ] ( X4,X8 ), & [L ( U) DQS ] ( X16 )
四家银行的操作
差分时钟输入( CK和CK )
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟: DDR333 ( 2.5时钟) , DDR400 ( 3时钟)
- 。突发长度( 2,4, 8)
- 。突发类型(顺序&交错)
除数据& DM所有输入进行采样,系统时钟的正边沿(CK)
数据I /数据选通信号的两边O事务
边沿对齐的数据输出,居中对齐数据输入
LDM , UDM为只写屏蔽( X16 )
DM为只写屏蔽( X4,X8 )
自动&自我刷新
7.8us刷新间隔( 8K / 64ms的刷新)
最大连拍数量刷新周期: 8
60Ball FBGA
无铅
符合RoHS
DDR SDRAM
2.0订购信息
产品型号
K4H510438C-ZC/LCC
K4H510438C-ZC/LB3
K4H510838C-ZC/LCC
K4H510838C-ZC/LB3
K4H511638C-ZC/LCC
K4H511638C-ZC/LB3
组织。
128M ×4
64M ×8
32M ×16
最大频率。
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
CC(DDR400@CL=3)
B3(DDR333@CL=2.5)
接口
SSTL2
SSTL2
SSTL2
60Ball FBGA
60Ball FBGA
60Ball FBGA
3.0工作频率
CC(DDR400@CL=3)
速度@ CL2
速度@ CL2.5
速度@ CL3
CL- tRCD的-TRP
-
166MHz
200MHz
3-3-3
B3(DDR333@CL=2.5)
133MHz
166MHz
-
2.5-3-3
修订版1.1月。 2005年
DDR SDRAM 512MB的C-模( X4,X8 , X16 )
4.0球说明
(底部
VIEW )
128M ×4
1
2
3
7
8
9
VSSQ
NC
VSS
A
VDD
NC
VDDQ
NC
VDDQ
DQ3
B
DQ0
VSSQ
NC
NC
VSSQ
NC
C
NC
VDDQ
NC
NC
VDDQ
DQ2
D
DQ1
VSSQ
NC
NC
VSSQ
的DQ
E
NC
VDDQ
NC
VREF
VSS
DM
F
NC
VDD
NC
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
DDR SDRAM
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
64M ×8
1
2
3
7
8
9
VSSQ
DQ7
VSS
A
VDD
DQ0
VDDQ
NC
VDDQ
DQ6
B
DQ1
VSSQ
NC
NC
VSSQ
DQ5
C
DQ2
VDDQ
NC
NC
VDDQ
DQ4
D
DQ3
VSSQ
NC
NC
VSSQ
的DQ
E
NC
VDDQ
NC
VREF
VSS
DM
F
NC
VDD
NC
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
32M ×16
1
2
3
7
8
9
VSSQ
DQ15
VSS
A
VDD
DQ0
VDDQ
DQ14
VDDQ
DQ13
B
DQ2
VSSQ
DQ1
DQ12
VSSQ
DQ11
C
DQ4
VDDQ
DQ3
DQ10
VDDQ
DQ9
D
DQ6
VSSQ
DQ5
DQ8
VSSQ
UDQS
E
LDQS
VDDQ
DQ7
VREF
VSS
UDM
F
LDM
VDD
NC
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
组织
128Mx4
64Mx8
32Mx16
行地址
A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
修订版1.1月。 2005年
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