K4D553235F-GC
256M GDDR SDRAM
的256Mbit GDDR SDRAM
修订版1.6
2005年3月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
修订历史
版本1.6 （ 2005年5月26日）
增加了MRS表CL3
256M GDDR SDRAM
版本1.5 （ 2005年3月16日）
从1.1 1.4 ，如下更正规范修订历史记录。
版本1.4 （ 2005年3月10日）
增加了TCK （最小）值-GC33 @ CL = 3
版本1.3 （ 2005年3月4日）
从数据表中删除K4D553235F - GC22
1.2版（ 2005年2月3日）
删除-GJ从中不再有效的规范。
增加了几个音符下面AC时序表。
版本1.1 （ 2004年12月14日）
从规范中删除K4D553235F - GC20 。
通过其工作电压双路化400MHz的部件的部件号。新添加-GJ25工作电压等于2.0V （典型），其是在大规模亲
现在duction 。 400MHz的部分与VDD & VDDQ = 1.8V （典型值），它表示为-GC25将可通过05年第2季
增加了几个音符下面AC时序表。
版本1.0 （ 2004年9月21日）
定义DC规格
版本0.1 （ 2004年6月16日）
-
目标规格
确定的目标规格
版本0.0 （ 2004年5月7日）
-
目标规格
确定的目标规格
- 2 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
256M GDDR SDRAM
2米x 32位×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
± 1.8V的器件操作0.1V电源
1.8V ±0.1V电源的I / O接口
SSTL_18兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟4 ，图5和图6（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA
最大时钟频率高达450MHz的
最大数据传输率可达900Mbps /针
订购信息
产品型号
K4D553235F-GC25
K4D553235F-GC2A
K4D553235F-GC33
最大频率。
400MHz
350MHz
300MHz
最大数据速率
800Mbps/pin
700Mbps/pin
600Mbps/pin
SSTL_18
144球FBGA
接口
包
* K4D553235F -VC是无铅封装部件编号。
概述
FOR 2米x 32位×4银行DDR SDRAM
该K4D553235F是268435456位超同步数据速率动态随机存储器组织成4× 2,097,152字由
32位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达3.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
256M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
24
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
7
， CA
9
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
MCL
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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REV 1.6 （ 2005年5月）
K4D553235F-GC
256M GDDR SDRAM
的256Mbit GDDR SDRAM
修订版1.6
2005年3月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
修订历史
版本1.6 （ 2005年5月26日）
增加了MRS表CL3
256M GDDR SDRAM
版本1.5 （ 2005年3月16日）
从1.1 1.4 ，如下更正规范修订历史记录。
版本1.4 （ 2005年3月10日）
增加了TCK （最小）值-GC33 @ CL = 3
版本1.3 （ 2005年3月4日）
从数据表中删除K4D553235F - GC22
1.2版（ 2005年2月3日）
删除-GJ从中不再有效的规范。
增加了几个音符下面AC时序表。
版本1.1 （ 2004年12月14日）
从规范中删除K4D553235F - GC20 。
通过其工作电压双路化400MHz的部件的部件号。新添加-GJ25工作电压等于2.0V （典型），其是在大规模亲
现在duction 。 400MHz的部分与VDD & VDDQ = 1.8V （典型值），它表示为-GC25将可通过05年第2季
增加了几个音符下面AC时序表。
版本1.0 （ 2004年9月21日）
定义DC规格
版本0.1 （ 2004年6月16日）
-
目标规格
确定的目标规格
版本0.0 （ 2004年5月7日）
-
目标规格
确定的目标规格
- 2 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
256M GDDR SDRAM
2米x 32位×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
± 1.8V的器件操作0.1V电源
1.8V ±0.1V电源的I / O接口
SSTL_18兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟4 ，图5和图6（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA
最大时钟频率高达450MHz的
最大数据传输率可达900Mbps /针
订购信息
产品型号
K4D553235F-GC25
K4D553235F-GC2A
K4D553235F-GC33
最大频率。
400MHz
350MHz
300MHz
最大数据速率
800Mbps/pin
700Mbps/pin
600Mbps/pin
SSTL_18
144球FBGA
接口
包
* K4D553235F -VC是无铅封装部件编号。
概述
FOR 2米x 32位×4银行DDR SDRAM
该K4D553235F是268435456位超同步数据速率动态随机存储器组织成4× 2,097,152字由
32位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达3.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
REV 1.6 （ 2005年5月）
K4D553235F-GC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
256M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
24
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
7
， CA
9
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
MCL
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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REV 1.6 （ 2005年5月）
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