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位置：首页 > IC型号导航 > 首字符K型号页 > 首字符K的型号第19页 > K4D26323RA-GC2A
* VDD / VDDQ = 2.8V *
K4D26323RA-GC
128M DDR SDRAM
128Mbit的DDR SDRAM
1M X 32位×4银行
双数据速率同步RAM
用双向数据选通和DLL
（ 144球FBGA ）
2.0版
2003年1月
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
2.0版本（ 2003年1月）
* VDD / VDDQ = 2.8V *
K4D26323RA-GC
修订历史
2.0版（ 2003年1月16日）
更改包球的高度，从0.25mm到0.35毫米
128M DDR SDRAM
版本1.9 （ 2002年8月12日）
K4D26323RA - GC2A的tRC的改变，从20tCK到15tCK
K4D26323RA - GC2A的改变tRFC从22tCK到17tCK
K4D26323RA - GC2A的改变tRAS的从14tCK到10tCK
K4D26323RA - GC2A的改变tRCDRD从7tCK到5tCK
K4D26323RA - GC2A的改变tRCDWR从5tCK到3tCK
K4D26323RA - GC2A的改变激进党从6tCK到5tCK
K4D26323RA - GC2A的改变tDAL从9tCK到8tCK
更改K4D26323RA - GC33的tRC的从17tCK到13tCK
更改K4D26323RA - GC33的tRFC从19tCK到15tCK
更改K4D26323RA - GC33的tRAS的从12tCK到9tCK
更改K4D26323RA - GC33的tRCDRD从6tCK到4tCK
K4D26323RA - GC33的改变tRCDWR从4tCK到2tCK
更改K4D26323RA - GC33色氨酸从5tCK到4tCK
更改K4D26323RA - GC33的tWR的从3tCK到2tCK
更改K4D26323RA - GC33的tDAL从8tCK到7tCK
版本1.8 （ 2002年7月18日）
将功耗从2,0W至3.3W
版本1.7 （ 2002年5月7日）
更正错字
版本1.6 （ Janaury 29 ， 2002）
K4D26323RA - GC33 / 36更改CL从5tCK到4tCK
更改TCK K4D26323RA - GC2A的（最大） ，从为5ns至为4ns 。
对于所有的CL5操作，保证TCK （max）是为4ns 。
版本1.5 （ 2001年12月10日）
删除K4D263238A - GC33 / 40/ 45/50进行/ 55/ 60（ VDD / VDDQ = 2.5V ），从规范
版本1.4 （十一月十四日，2001年）
增加K4D26323RA - GC36 （ VDD / VDDQ = 2.8V ）
版本1.3 （ 2001年10月22日）
K4D263238A - GC2A的修正部分号码K4D26323RA ， GC2A
更改-GC2A和GC33的tCDLR从3tCK到2tCK ，自2001年9月15日申请。
定义X32 DDR移动PC图形分别 - K4D26323AA -GL **功能与VDDQ = 1.8V ， ICC6 = 1毫安与
降低工作电流。请参阅K4D26323AA -GL **规格的详细信息。
- 2 -
2.0版本（ 2003年1月）
* VDD / VDDQ = 2.8V *
K4D26323RA-GC
128M DDR SDRAM
版本1.2 （ 2001年9月13日）
定义K4D26323RA - GC33和K4D263238A - GC2A的DC规格值
将TCK -2A （最大），并从-33到为7ns为5ns
版本1.1 （ 2001年9月3日）
增加K4D26323RA - GC33 （ VDD / VDDQ = 2.8V ）
增加K4D263238A - GC2A （ 350MHz的）
版本1.0 （ 2001年8月16日）
更改K4D263238A - GC33的tCDLR从2tCK到3tCK
删除了VDDQ =从规范1.8V 。
增加K4D263238A -GL作为一款低功耗的部分
定义DC规格。
版本0.1 （ 2001年8月2日） -
目标规格
更改TCK K4D263238A - GC45的（最大） / -50 / -55 / -60 ，从为7ns至10ns的。
版本0.0 （ 2001年6月） -
目标规格
确定的目标规格
- 3 -
2.0版本（ 2003年1月）
* VDD / VDDQ = 2.8V *
K4D26323RA-GC
1M X 32位×4银行双数据速率同步RAM
用双向数据选通和DLL
特点
2.8V ±5％电源设备操作电源
用于I / O接口2.8V ±5 ％电源
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4 （时钟）
- 。突发长度（ 2 ， 4 ， 8和全页）
- 。突发类型（顺序&交错）
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
128M DDR SDRAM
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA
最大时钟频率高达350MHz的
最大数据传输率可达700Mbps /针
订购信息
产品型号
K4D26323RA-GC2A
K4D26323RA-GC33
K4D26323RA-GC36
最大频率。
350MHz
300MHz
275MHz
最大数据速率
700Mbps/pin
600Mbps/pin
550Mbps/pin
SSTL_2
(VDD/VDDQ=2.8V)
144球FBGA
接口
包
概述
FOR 1M X 32位×4银行DDR SDRAM
该K4D26323RA是134217728位超同步数据速率动态随机存储器划分为4 x1,048,576用字
32位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达2.8GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 4 -
2.0版本（ 2003年1月）
* VDD / VDDQ = 2.8V *
K4D26323RA-GC
引脚配置
（ TOP VIEW ）
2
B
C
D
E
F
G
H
J
K
L
M
N
DQS0
DQ4
DQ6
DQ7
DQ17
DQ19
DQS2
DQ21
DQ22
CAS
RAS
CS
128M DDR SDRAM
3
DM0
VDDQ
DQ5
VDDQ
DQ16
DQ18
DM2
DQ20
DQ23
WE
NC
NC
4
VSSQ
NC
VSSQ
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDD
NC
BA0
5
DQ3
VDDQ
VSSQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
BA1
A0
6
DQ2
DQ1
VSSQ
VSSQ
7
DQ0
VDDQ
VDD
VSS
8
DQ31
VDDQ
VDD
VSS
9
DQ29
DQ30
VSSQ
VSSQ
10
DQ28
VDDQ
VSSQ
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS
俄罗斯足协
2
A7
11
VSSQ
NC
VSSQ
VDD
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDD
CK
A8/AP
12
DM3
VDDQ
DQ26
VDDQ
DQ15
DQ13
DM1
DQ11
DQ9
NC
CK
CKE
13
DQS3
DQ27
DQ25
DQ24
DQ14
DQ12
DQS1
DQ10
DQ8
NC
MCL
VREF
VSS
VSS
热热
VSS
VSS
热热
VSS
VSS
热热
VSS
VSS
热热
VSS
A10
A2
A1
VSS
VDD
A11
A3
VSS
VSS
热热
VSS
VSS
热热
VSS
VSS
热热
VSS
VSS
热热
VSS
VDD
A9
A4
VSS
俄罗斯足协
1
A5
A6
注意：
1. RFU1保留供A12
2. RFU2保留用于BA2
3. VSS热球是可选的
引脚说明
CK ， CK
CKE
CS
RAS
CAS
WE
的DQ
DM
俄罗斯足协
差分时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
数据选通
数据屏蔽
留作将来使用
BA
0
， BA
1
A
0
~A
11
DQ
0
？ DQ
31
V
DD
V
SS
V
DDQ
V
SSQ
NC
MCL
银行选择地址
地址输入
数据输入/输出
动力
地
电源DQ
’
s
地面DQ
’
s
无连接
必须连接低
- 5 -
2.0版本（ 2003年1月）
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