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ISL5239
数据表
2005年9月2日
FN8039.2
预失真线性化
该ISL5239预失真线性化( PDL )是一个全功能
成分为功率放大器(PA )线性化,以改善PA的
电源效率,降低PA成本。
的射频(RF )功率放大器是最昂贵的,并
功率消耗在任何无线通信设备
系统。理想的RF PA将有一个完全线性的
输入和输出之间的关系,表示为一个简单的
它适用于所有功率水平增益。不幸的是,变现
射频放大器不是完全线性的和使用前的
失真技术可以较低的成本/功耗的替代
PA的更高的成本/功率PA的。
该ISL5239预失真线性化电路使线性化
较便宜的功率放大器的提供更加有效的操作更靠近
饱和。这提供改进的线性度的好处和
效率,同时降低PA的成本和运营费用。
该ISL5239拥有125MHz的预失真带宽
能够全5阶互调校正信号
带宽高达20MHz 。这个带宽是特别好
适用于UMTS和CDMA2000的3G蜂窝部署。
该装置还可以校正功率放大器的记忆效应,限制了预
失真性能,包括自热。
该ISL5239结合了输入格式化和插补器,预
失真线性化电路,中频转换器,校正滤镜,
增益/相位/偏移调整,输出格式和输入
反馈捕获存储器集成到一个芯片通过受控-16-
比特线性化界面。
该ISL5239支持日志功率,线性幅度,以及线性的
功率基于预失真,利用两个查找表( LUT)的
基于算法的预失真校正。该装置
提供可编程的比例和偏移校正,并
为三相不平衡的调整。
特点
输出采样率高达125MSPS
完整的20MHz信号带宽
动态内存效益补偿
输入和反馈捕捉记忆
基于LUT的数字预失真
两个18位输出总线与可编程位宽
16位并行
μprocessor
接口
输入插补X2,X4 , X8
可编程的频率响应修正
低功耗架构
阈值比较器内部触发
正交或数字中频架构
成本最低的全功能部件可用
无铅加退火用(符合RoHS)
应用
基站功率放大器线性化
与ISL5217在软件无线电解决方案公司
兼容的ISL5961 ISL5929或D / A转换器
订购信息
部分
ISL5239KI
ISL5239KIZ
(注)
ISL5239EVAL1
部分
记号
ISL5239KI
ISL5239KIZ
温度
范围
(
o
C)
PKG 。 DWG 。
#
-40到85 196 Ld的BGA V196.15x15
-40到85 196 Ld的BGA V196.15x15
(无铅)
25
评估套件
注: Intersil无铅加退火产品采用特殊的无铅
材料套;模塑料/晶片的附属材料和100 %
雾锡板终止完成,这是符合RoHS标准,
既锡铅和无铅焊接操作兼容。 Intersil公司
无铅产品分类MSL在无铅峰值回流
气温达到或超过的无铅要求
IPC / JEDEC J STD- 020 。
1
注意:这些器件对静电放电敏感;遵循正确的IC处理程序。
1-888- INTERSIL或1-888-468-3774
|
Intersil公司(和设计)是Intersil Americas Inc.公司的注册商标。
版权所有Intersil公司美洲2002年, 2005年版权所有
提及的所有其他商标均为其各自所有者的财产。
ISL5239
框图
SERCLK
SERSYNC
SEROUT
SERIN
输入
格式化
X1, X2, X4, X8
预失真
二1K ×60
的LUT
如果转换器
REAL 1X
REAL 2X
更正
滤波器
REAL 1X
REAL 2X
GAIN /
OFFSET
调整
产量
数据
格式化
8-18位宽
IOUT<17 : 0>
QOUT<17 : 0>
CLK
TRIGIN
IIN<17 : 0>
QIN<17 : 0>
CLKOUT
ISTRB
触发输出
A<5 : 0>
P<15 : 0>
CS
WR
RD
RESET
UP接口
输入
内存
( 2K ×32 )
反馈
内存
( 1K ×20 )
FBCLK
FB<19 : 0>
2
功能框图
ISL5239预失真线性化
IIN<17 : 0>
QIN<17 : 0>
CLKOUT
OFFSET
二进制
MUX
绕行
绕行
绕行
PRE -D或旁路
PD I,Q
输入或测试
绕行
IF
CONV 。
绕行
更正
滤波器
REAL 1X
REAL 2X
绕行
GAIN /
OFFSET
调整。
产量
数据
格式化
8-18位宽
IOUT<17 : 0>
QOUT<17 : 0>
解复用器
ISTRB
输入类型
( PAR /串行)
BAND
BAND
BAND I /
滤波器
滤波器
滤波器
Q
/ /
/ /
/
1
2
3
20
18
20
IFIP I,Q
I
CM测试
Q
TEST
FUNC 。 SEL 。
OFFSET
规模
PD MAG 。
LUT数据I
LUT数据Q.
LUT增量数据我
LUT冲值Q
ACTIVE LUT
LUT ADDR
LUT ADDR自动增量
PWR INTGR市盈率。
PWR低
PWR HIGH
LUT
地址
计算
ADDR
绕行
模式
HM , KM , LM ,通用汽车,直流偏移
输出字宽SEL 。
输出值类型
COEF 。数据
REAL管道SEL 。
COEF 。 ADDR 。
串行输入EN 。
COEF 。 b选择
JTAG
动力
3
数据
LUT
通道3
记忆效应
赔偿金
TMS
TDI
TCK
TRST
TDO
ISL5239
TRIGIN
PD MAG 。
最大
uP
TRIG SEL
IFIP I,Q
PD I,Q
PD MAG 。
输入
SEL
数据
触发输出
COEF 。一
COEF 。 B
串行PAR 。
动力
积分
门槛
比较
TRIG
SER 。输出EN 。
FB延迟计
PAR 。串行
输入延迟
uP
输入
状态
FB
状态
SERIN
SERCLK
SERSYNC
SEROUT
内存
影响
FPGA
FBCLK
FB<19 : 0>
高达格式
ADDR
ADDR
数据
输入
CAPTURE
内存2K
CM测试I,Q
内存选择
反馈
CAPTURE
内存1K
CLK
A<5 : 0>
P<15 : 0>
CS
WR
RD
RESET
UP接口
ISL5239
引脚
196 CABGA
顶视图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
A
NC
B
ISTRB
C
A3
D
CS
E
P0
F
VCCIO
G
P7
H
P10
J
CLK
K
P13
L
DCTEST
M
QIN16
N
TRST
P
NC
VCCC
QIN12
QIN8
QIN5
QIN1
IOUT15 IOUT14 VCCIO
GND
IOUT6
IOUT5
VCCC
NC
NC
QIN14
QIN10
VCCC
QIN3
IOUT17 IIOUT12 IOUT10
IOUT8
GND
VCCIO
NC
IOUT1
QIN15
QIN13
QIN11
QIN7
QIN4
IOUT16
GND
IOUT7
VCCIO
IOUT3
IOUT0
IOUT2
FBCLK
TDI
TMS
QIN17
QIN9
QIN2
VCCIO IOUT13
IOUT9
VCCC
IOUT4
FB1
TRIGIN
FB2
TDO
TCK
QIN6
QIN0
VCCC
GND
IOUT11
GND
FB0
VCCC
FB3
FB4
GND
RESET
P14
P15
触发输出
FB7
FB6
FB5
FB8
P12
P6
P5
GND
P11
SEROUT
FB9
FB12
FB11
SERIN
P1
P2
P3
P4
FB13
FB16
FB15
GND
FB10
VCCC
RD
A4
WR
IIN5
GND
VCCC QOUT14 QOUT10 FB14
FB19
FB18
VCCC
A1
A5
IIN13
IIN10
IIN6
IIN1
QOUT17 QOUT13 QOUT8 QOUT2
A0
A2
IIN15
IIN11
IIN8
IIN2
QOUT16 QOUT12 VCCC QOUT7 QOUT1 QOUT3 QOUT0
NC
IIN17
IIN14
VCCC
IIN7
IIN3
VCCIO
VCCIO QOUT9 QOUT6 QOUT4
NC
GND
VCCC
IIN16
IIN12
IIN9
IIN4
IIN0
QOUT15
GND
QOUT11
GND
VCCIO
VCCC
NC
VCCIO
QOUT5
FB17
VCCIO
P8
P9
SERSYNC GND
VCCIO SERCLK CLKOUT
电源引脚
接地引脚
信号引脚
热球
NC (不连接)
引脚说明
名字
电源
VCCC
VCCIO
GND
-
-
-
正设备核心电源电压, 1.8V
±0.18V.
正设备输入/输出电源电压, 3.3V
±0.165V.
共同点, 0V
TYPE
描述
微处理器接口和控制
CLK
RESET
P<15 : 0>
I
I
I / O
输入时钟。上升沿驱动所有的设备进行同步操作,除了回馈捕获。
复位。 (低电平有效) 。断言复位将清除所有的配置寄存器设置为默认值,复位所有的内部
状态,并暂停所有处理。
16位双向数据总线与A<5操作: 0> , CS ,RD和WR写入和从设备读
内部控制寄存器。当主机系统断言CS和RD同时, P<15 : 0>为输出的总线,
所有其它条件下,它是一个输入总线。比特15是最高位。
4
ISL5239
引脚说明
(续)
名字
A<5 : 0>
CS
WR
RD
TYPE
I
I
I
I
O
描述
与P<15工作6位地址总线: 0> , CS , RD , WR和写入,并从内部的设备读取
控制寄存器。第5位是MSB 。
片选。 (低有效)。使设备能够响应
P
访问通过使读或写操作。
写选通(低电平有效) 。上P<15数据: 0>写入由A<5选择的目的地:在上升0>
WR的边缘时, CS置位(低电平) 。
读选通(低电平有效) 。放在P<15 : 0>时, RD是:在地址由A ( 0 5 )选择的数据
断言(低)和CS有效(低) 。
P
忙。 (低电平有效)指示
P
接口忙。该装置在读取操作期间断言忙碌
以指示关于P<15输出数据: 0>还没有准备好,并且它的写操作过程中发出这个信号
表明,它不能用于其它读或写操作的爱好。
外部串行接口
SERCLK
SERSYNC
SEROUT
SERIN
O
O
O
I
串行时钟。提供给外部设备进行串行输入和输出时钟信号,从上升沿衍生
CLK 。
串行同步。活性高的单周期脉冲,它与所述的32位串行数据的第一采样时间重合
框架。从上升CLK的边缘而得。
串行输出。输出数据位的串行接口。从CLK的上升沿而得。
串行Input.Input数据位串行接口。从CLK的上升沿得到的。
反馈接口
FB<19 : 0>
I
反馈输入数据。并行或串行的数据被存储在所述反馈存储器中。在并行模式下,所有的20-
位被存储在FBCLK的上升沿。在串行模式下,位0是串行的输入数据, 1位是串行同步,
采样FBCLK的上升沿。
输入时钟用于采样FB<19 : 0>引脚。
FBCLK
触发接口
TRIGIN
触发输出
数据输入
IIN<17 : 0>
QIN<17 : 0>
ISTRB
CLKOUT
数据输出
IOUT<17 : 0>
QOUT<17 : 0>
测试访问
DCTEST
I
I
O
触发输入。硬连线的触发源可用于触发输入/反馈捕捉。内部采样
不断上升的CLK的边缘。
触发器的输出。表示,捕获系统被触发,内部或外部。
I
I
I
O
我输入的数据。复数输入样本的实数分量,当输入格式是平行的。交替的真实
想象当输入格式多路复用。可选择为2的补码或偏移二进制码。
Q输入数据。复数输入样本的虚部时,输入格式是平行的。未使用的串行
输入格式。
我的数据选通信号。 (高电平有效) 。用于复用功能输入格式。当置位时,输入数据总线包含有效
我的数据。
输入数据时钟。输出时钟为数据源驱动IIN<17 : 0>和QIN<17 : 0>输入。输入数据
总线采样在CLK的上升沿产生的CLKOUT的上升沿。
I
I
我的输出数据。由CLK的上升沿驱动复数输出样本的实分量。作为可选
2的补码或偏移二进制码。
Q输出数据。由CLK的上升沿驱动复数输出样本的虚分量。可选
作为2的补码或偏移二进制码。
O
DC树的输出。 NAND树输出直流阈值测试。请勿将正常运行。
JTAG测试访问端口
TMS
TDI
TCK
TRST
TDO
I
I
I
I
O
JTAG测试模式选择。内部上拉。
JTAG测试数据。内部上拉。
JTAG测试时钟。
JTAG测试复位(低电平有效) 。内部上拉了起来。
JTAG测试数据输出。
5
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