IS42S32160B
IS45S32160B
16M ×32
512Mb的同步DRAM
初步信息
2009年7月
特点
时钟频率： 166 ， 143 MHz的
完全同步;引用到的所有信号
时钟上升沿
隐藏行存取/预充电银行内部
单电源： 3.3V + 0.3V
LVTTL接口
可编程突发长度
– (1, 2, 4, 8, full page)
可编程突发序列：
顺序/交错
自动刷新（ CBR ）
自刷新
8192刷新周期每16毫秒（ A2级）或
64 ms (Commercial, Industrial, A1 grade)
随机列地址每个时钟周期
可编程CAS延迟时间（ 2 ， 3个时钟）
突发读取/写入和突发读/写单
作战能力
突发终止突发停止和预充电
命令
概观
ISSI
's 512Mb Synchronous DRAM achieves high-speed
采用流水线结构的数据传输。所有的输入和
输出信号的参考时钟输入的上升沿。
组织在4Meg 512MB的SDRAM ×32位×4
银行。
关键时序参数
参数
CLK周期时间
CAS Latency = 3
CAS Latency = 2
CLK频率
CAS Latency = 3
CAS Latency = 2
从时钟存取时间
CAS Latency = 3
CAS Latency = 2
-6
6
10
166
100
5.4
6.5
-7
7
10
143
100
5.4
6.5
-75E
—
单位
ns
ns
兆赫
兆赫
ns
ns
7.5
—
133
—
5.5
地址表
参数
CON组fi guration
刷新计数
COM /工业。
A1
A2
行地址
COLUMN
地址
银行地址
引脚
Autoprecharge
引脚
16M ×32
4M x 32 x 4 banks
8K / 64ms
8K / 64ms
8K / 16ms
A0 – A12
A0 – A8
BA0, BA1
A10/AP
选项
包装：
86-pin TSOP-II
90-ball W-BGA
工作温度范围：
商用（ 0
o
C至+70
o
C)
Industrial (-40
o
C to +85
o
C)
Automotive Grade, A1 (-40
o
C to +85
o
C)
Automotive Grade, A2 (-40
o
C to +105
o
C)
模具修订： B
2006集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候与 - 右
出通知。 ISSI承担因本文所述的任何信息，产品或服务的应用或使用不承担任何责任。建议客户获得
该设备规范之前依靠任何公开信息，并把订单产品前最新的版本。
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1
IS42S32160B ， IS45S32160B
设备概述
512MB的SDRAM是高速CMOS ，动态
random-access memory designed to operate in 3.3V V
dd
and 3.3V V
DDQ
memory systems containing 536,870,912
位。在内部配置为四银行与DRAM
a synchronous interface. Each 134,217,728-bit bank is
organized as 8,192 rows by 512 columns by 32 bits
The 512Mb SDRAM includes an AUTO REFRESH MODE,
和节电，省电模式。所有的信号都
登记在时钟信号CLK的上升沿。
所有输入和输出都是LVTTL兼容。
The 512Mb SDRAM has the ability to synchronously burst
在高数据速率的自动列地址的数据
一代，有能力内部银行之间的交错
隐藏预充电时间和能力，以随机
在更改地址栏上的每个时钟周期
突发存取。
在突发年底启动自定时行预充电
序列是可用的自动预充电功能
启用。预充电一家银行在访问中的一个
其他三家银行将隐藏预充电周期，并提供
无缝的，高速的，随机存取操作。
SDRAM的读取和写入访问被爆导向出发
在选定的位置，并继续进行编程
在编程顺序位置号。该
激活命令的登记开始访问，
其次是读或写命令。在ACTIVE
命令与注册地址位结合
用于选择和行要访问（ BA0 ，
BA1 select the bank; A0-A12 select the row). The READ
或与地址位一起写命令
注册的用于选择起始列位置
对于突发的访问。
可编程的读或写突发长度由
1, 2, 4 and 8 locations or full page, with a burst terminate
选项。
功能块图（供4M
x
32
x
4
银行）
CLK
CKE
CS
RAS
CAS
WE
DQM0-
DQM3
32
4
命令
解码器
＆放大器;
时钟
发电机
DATA- IN
卜FF器
32
模式
注册
13
刷新
调节器
DQ 0-31
·自
刷新
调节器
A10
A12
A11
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
BA0
BA1
32
DATA -OUT
卜FF器
V
DD
/V
DDQ
V
ss
/V
ss
Q
32
刷新
计数器
8192
8192
8192
8192
行解码器
多路复用器
13
记忆细胞
ARRAY
13
ROW
地址
LATCH
13
ROW
地址
卜FF器
BANK 0
SENSE AMP I / O GATE
COLUMN
地址锁存器
9
512
(x 32)
银行控制逻辑
串计数器
COLUMN
地址缓冲器
列解码器
9
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销刀豆网络gurations
86引脚TSOP - II型的X32
V
DD
DQ0
V
DD
Q
DQ1
DQ2
V
SS
Q
DQ3
DQ4
V
DD
Q
DQ5
DQ6
V
SS
Q
DQ7
NC
V
DD
DQM0
WE
CAS
RAS
CS
A11
BA0
BA1
A10
A0
A1
A2
DQM2
V
DD
NC
DQ16
V
SS
Q
DQ17
DQ18
V
DD
Q
DQ19
DQ20
V
SS
Q
DQ21
DQ22
V
DD
Q
DQ23
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
V
SS
DQ15
V
SS
Q
DQ14
DQ13
V
DD
Q
DQ12
DQ11
V
SS
Q
DQ10
DQ9
V
DD
Q
DQ8
NC
V
SS
DQM1
NC
A12
CLK
CKE
A9
A8
A7
A6
A5
A4
A3
DQM3
V
SS
NC
DQ31
V
DD
Q
DQ30
DQ29
V
SS
Q
DQ28
DQ27
V
DD
Q
DQ26
DQ25
V
SS
Q
DQ24
V
SS
引脚说明
A0-A12
A0-A8
BA0, BA1
DQ0 to DQ31
CLK “
CKE =
CS
RAS =
CAS
行地址输入
列地址输入
银行选择地址
数据I / O
系统时钟输入
时钟使能
芯片选择
行地址选通命令
列地址选通命令
WE
DQM0-DQM3
V
dd
VSS =
V
DDQ
VSS
q
NC
写使能
x32 Input/Output Mask
动力
地
电源的I / O引脚
地面的I / O引脚
无连接
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IS42S32160B ， IS45S32160B
引脚配置
封装代码： B 90球W- BGA （顶视图） （ 11.00毫米X 13.00毫米身体， 0.8毫米球间距）
1 2 3 4 5 6 7 8 9
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
DQ26 DQ24
VSS
VDD DQ23 DQ21
VDDQ VSSQ DQ19
DQ22 DQ20 VDDQ
DQ17 DQ18 VDDQ
NC
A2
A10
NC
BA0
CAS
VDD
DQ6
DQ1
DQ16 VSSQ
DQM2 VDD
A0
BA1
CS
A1
A11
RAS
DQ28 VDDQ VSSQ
VSSQ DQ27 DQ25
VSSQ DQ29 DQ30
VDDQ DQ31
VSS DQM3
A4
A7
CLK
DQM1
A5
A8
CKE
NC
NC
A3
A6
A12
A9
NC
VSS
WE
DQM0
DQ7 VSSQ
DQ5 VDDQ
DQ3 VDDQ
VDDQ DQ8
VSSQ DQ10 DQ9
VSSQ DQ12 DQ14
DQ11 VDDQ VSSQ
DQ13 DQ15
VSS
VDDQ VSSQ DQ4
VDD
DQ0
DQ2
引脚说明
A0-A12
A0-A8
BA0, BA1
DQ0 to DQ31
CLK “
CKE =
CS
RAS =
CAS
行地址输入
列地址输入
银行选择地址
数据I / O
系统时钟输入
时钟使能
芯片选择
行地址选通命令
列地址选通命令
WE
DQM0-DQM3
V
dd
VSS =
V
DDQ
VSS
q
NC
写使能
x32 Input/Output Mask
动力
地
电源的I / O引脚
地面的I / O引脚
无连接
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引脚功能
符号
A0-A12
TYPE
输入引脚
功能（详细）
地址输入： A0 - A12在活动进行采样
command (row-address A0-A12) and READ/WRITE command (column address
A0-A8), with A10 defining auto precharge) to select one location out of the memory
array in the respective bank. A10 is sampled during a PRECHARGE command to
determine if all banks are to be precharged (A10 HIGH) or bank selected by
BA0, BA1 (LOW). The address inputs also provide the op-code during a LOAD
模式寄存器命令。
银行选择地址： BA0和BA1定义了银行ACTIVE ， READ，WRITE
或者预充电命令被应用。
CAS ，
在与结合
RAS
和
WE ，
形成设备的命令。见
"Command真相Table"对设备命令的详细信息。
所述CKE输入确定CLK输入是否被使能。下一个上升沿
CLK信号的时候是CKE高的和无效的低电平时，将是有效的。当CKE
为低电平时，器件会在两种省电模式下，时钟挂起模式，或自
刷新模式。 CKE是一个异步输入。
CLK是主时钟输入此设备。除CKE ，所有输入到该设备
同步于该引脚的上升沿被获取。
CS输入确定装置内的命令输入是否被使能。
指令输入时启用
CS为低，失效和CS为高电平。该
设备保持在以前的状态时
CS为高电平。
DQM0 - DQM3 control the four bytes of the I/O buffers (DQ0-DQ31). In read
模式， DQMn控制输出缓冲器。当DQMn为低时，相应的缓冲器消耗
FER字节使能，而当高，残障人士。输出进入高阻
ANCE状态whenDQMn高。此功能对应OE传统
DRAM的。在写入模式下， DQMn控制输入缓冲器。当DQMn为低电平时，
相应的缓冲字节使能，并且数据可以被写入到该设备。当
DQMn为高电平时，输入数据被屏蔽，并且不能写入到设备。
在数据总线上的数据被锁存，在写命令这些引脚，经过缓冲
读取命令。
RAS ，
与联
CAS
和
WE ，
形成设备的命令。看到"Com-
普通话真相Table"项目对设备命令的详细信息。
WE ，
与联
RAS
和
CAS ，
形成设备的命令。看到"Com-
普通话真相Table"项目对设备命令的详细信息。
V
DDQ
是输出缓冲器的电源。
V
dd
是设备内部电源。
V
SSQ
是输出缓冲器地面。
V
ss
是设备内部的地面上。
BA0, BA1
CAS
CKE =
输入引脚
输入引脚
输入引脚
CLK “
CS
输入引脚
输入引脚
D
QM0-DQM3
输入引脚
DQ0-DQ31
RAS
WE
V
DDQ
V
dd
V
SSQ
V
ss
I
NPUT /输出引脚
输入引脚
输入引脚
P
奥尔电源引脚
P
奥尔电源引脚
P
奥尔电源引脚
P
奥尔电源引脚
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07/01/09
5
QQ：2881677436 复制
